三维堆叠芯片和电子设备制造技术

一种三维堆叠芯片和电子设备，三维堆叠芯片包括：第一芯片；第二芯片，位于所述第一芯片上堆叠设置；散热层，位于所述第一芯片和所述第二芯片之间；一条或多条信号导线，至少部分信号导线的至少部分区域与所述散热层同层间隔设置；其中，与所述散热层间隔设置的所述至少部分信号导线的至少部分区域与所述散热层之间的最小距离d满足：d≥V0/0.4V

【技术实现步骤摘要】
三维堆叠芯片和电子设备


[0001]本申请涉及但不限于半导体芯片领域，尤指一种三维堆叠芯片和电子设备。

技术介绍

[0002]随着摩尔定律逐渐逼近极限，集成电路的挑战越来越大。一方面，关键尺寸的不断缩小造成芯片内寄生电阻和寄生电容的增加，增大了互联延迟。另一方面，线宽缩小导致了工艺波动性增加，良率的不稳定。通过芯片键合堆叠，可以做出更紧凑的芯片，使单位面积的器件数量更多，可以在不增加工艺难度的情况下，继续提高芯片性能。但是，多层芯片堆叠带来了散热的困难。

技术实现思路

[0003]以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
[0004]本申请实施例提供了一种三维堆叠芯片，包括：
[0005]第一芯片，包括位于第一衬底上的一个存储单元阵列或堆叠设置的多个存储单元阵列；
[0006]第二芯片，位于所述第一芯片上堆叠设置，包括位于第二衬底上的一个存储单元阵列或堆叠设置的多个存储单元阵列；
[0007]散热层，位于所述第一芯片和所述第二芯片之间；
[0008]一条或多本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维堆叠芯片，其特征在于，包括：第一芯片，包括位于第一衬底上的一个存储单元阵列或堆叠设置的多个存储单元阵列；第二芯片，位于所述第一芯片上堆叠设置，包括位于第二衬底上的一个存储单元阵列或堆叠设置的多个存储单元阵列；散热层，位于所述第一芯片和所述第二芯片之间；一条或多条信号导线，至少部分信号导线的至少部分区域与所述散热层同层间隔设置；其中，与所述散热层间隔设置的所述至少部分信号导线的至少部分区域与所述散热层之间的最小距离d满足：d≥V0/0.4V
·
nm
‑1；其中，d的单位为nm；V0为与所述散热层间隔设置的所述至少部分信号导线的至少部分区域上承载的电压，V0的单位为V。2.根据权利要求1所述的三维堆叠芯片，其中，所述第一芯片的最外层存储单元阵列与所述第二芯片的第二衬底相邻；所述散热层位于所述第二衬底和所述第一芯片的存储单元阵列之间且位于所述第一芯片的最外层的存储单元阵列之下。3.根据权利要求1所述的三维堆叠芯片，其中，所述第一芯片的最外层存储单元阵列与所述第二芯片的最外层存储单元阵列相邻；所述散热层位于所述第一芯片的最外层存储单元阵列与所述第二芯片的最外层存储单元阵列之间且位于所述第一芯片的最外层的存储单元阵列之下。4.根据权利要求1至3中任一项所述的三维堆叠芯片，其中，d满足：V0/0.1V
·
nm
‑1≥d≥V0/0.4V
·
nm
‑1...

【专利技术属性】
技术研发人员：李玉科，
申请(专利权)人：北京超弦存储器研究院，
类型：发明
国别省市：