一种vcsel芯片及其制备方法技术

本发明专利技术提供了一种vcsel芯片及其制备方法，该芯片包括衬底以及设于衬底上的一体式刻蚀台面，一体式刻蚀台面设置为规则形状，一体式刻蚀台面中设有一体式发光区，一体式发光区的面积小于一体式刻蚀台面的面积，一体式发光区设置为规则形状或者不规则形状，一体式发光区的长度为宽度的4至2000倍。本申请通过在衬底上设置一体式刻蚀台面，并在一体式刻蚀台面中设置一体式发光区，从而能够有效的消除现有的各个相邻发光区之间的功能区域，进而消除了功能区域对激光功率密度的限制，同时对应提升了上述一体式发光区所发射出的激光的功率密度，并且有效减小了芯片的尺寸，对应降低了芯片的生产成本。片的生产成本。片的生产成本。

【技术实现步骤摘要】
一种vcsel芯片及其制备方法


[0001]本专利技术涉及半导体
，特别涉及一种vcsel芯片及其制备方法。

技术介绍

[0002]垂直腔面发射激光器（简称VCSEL）是半导体激光器的一种，其内部蚀刻有圆形的发光台面，其中，现有的发光台面由湿法氧化技术制备而成，具体的，现有技术沿发光台面的边缘向内形成一个环形的氧化层，该氧化层包围的区域为发光区，更具体的，相对于圆形的发光台面，湿法氧化在发光台面四周向内部氧化的速度是相同的，使得在湿法氧化之后形成的发光区的形状一般为圆形或者近似圆形。
[0003]其中，发光区上方的p形半导体层可以实现电流的扩展注入，但是p形半导体层的方块电阻一般在几十到几百欧姆，使得其电流扩展能力有限，因此现有的圆台形vcsel的发光台面的直径在15
‑
70μm的范围，并且氧化后形成的发光区的直径在5
‑
50μm的范围，以便实现均匀的电流注入。进一步的，现有技术为了提高vcsel芯片的发光功率，会在单颗vcsel芯片上制作出多个圆台，以形成对应的阵列，并且圆台与圆台之间相对独立。
[0004]现如今，随着vcsel芯片应用范围的扩展，对vcsel芯片提出了新的需求，例如应用于激光雷达的一字线排布vcsel，该技术要求vcsel芯片的阵列为一条直线或者曲线设计，并且单条直线或者曲线为一个通道，通常的，一个激光雷达使用的vcsel芯片具有一个或者多个通道。并且出于对探测距离和成本的考量，现有的激光雷达所使用的vcsel芯片需要具有较高的激光功率密度以及较小的芯片尺寸，然而，现有技术的圆台形一字线设计使得各个发光区之间互相独立，同时相邻的发光区之间存在有沟道和电极等功能区域，并且上述功能区域限制了单个通道的激光功率密度，同时也增加了芯片的尺寸，导致不利于vcsel芯片的大规模使用。

技术实现思路

[0005]基于此，本专利技术的目的是提供一种vcsel芯片及其制备方法，以解决现有技术的圆台形一字线设计使得各个发光区之间互相独立，同时相邻的发光区之间存在有沟道和电极等功能区域，并且上述功能区域限制了单个通道的激光功率密度，同时也增加了芯片尺寸的问题。
[0006]本专利技术实施例一方面提出了一种vcsel芯片，包括衬底以及设于所述衬底上的一体式刻蚀台面，所述一体式刻蚀台面设置为规则形状，所述一体式刻蚀台面中设有一体式发光区，所述一体式发光区的面积小于所述一体式刻蚀台面的面积，所述一体式发光区设置为规则形状或者不规则形状，所述一体式发光区的长度为宽度的4至2000倍。
[0007]本专利技术的有益效果是：通过在衬底上设置一体式刻蚀台面，并在一体式刻蚀台面中设置一体式发光区，从而能够有效的消除现有的各个相邻发光区之间的功能区域，进而消除了功能区域对激光功率密度的限制，同时对应提升了上述一体式发光区所发射出的激光的功率密度，并且有效减小了芯片的尺寸，对应降低了芯片的生产成本。
[0008]优选的，所述衬底上依次层叠设有n型半导体层、有源层以及p型半导体层，所述一体式刻蚀台面由所述n型半导体层、所述有源层以及所述p型半导体层刻蚀而成。
[0009]优选的，所述n型半导体层包括若干对Al
x
Ga1‑
x
AsDBR，其中，0≤x≤1。
[0010]优选的，所述p型半导体层包括多对Al
x
Ga1‑
x
As DBR和一个或者多个高Al组分的Al
y
Ga1‑
y
As层，其中，0≤x≤1，0.9≤y≤1，x<y。
[0011]优选的，所述一体式发光区的长度为20
‑
10000μm，所述一体式发光区的宽度为5
‑
70μm。
[0012]本专利技术实施例第二方面提出了一种应用于如上面所述的vcsel芯片的制备方法，所述制备方法包括以下步骤：提供一衬底，并在所述衬底上依次制作所述n型半导体层、所述有源层以及所述p型半导体层；对所述n型半导体层、所述有源层以及所述p型半导体层依次进行光刻以及刻蚀，以在所述n型半导体层、所述有源层以及所述p型半导体层的中部形成所述一体式刻蚀台面；在所述一体式刻蚀台面中通过湿法氧化将高Al组分的Al
x
Ga1‑
x
As层氧化成绝缘的Al2O3层，以在所述一体式刻蚀台面中形成所述一体式发光区。
[0013]其中，上述制备方法中，所述在所述一体式刻蚀台面中通过湿法氧化将所述高Al组分的Al
x
Ga1‑
x
As层氧化成绝缘的Al2O3层，以在所述一体式刻蚀台面中形成所述一体式发光区的步骤之后，所述制备方法还包括：在所述p型半导体层的表面以及所述一体式刻蚀台面上沉积绝缘层，并在所述绝缘层的中部通过光刻刻蚀形成对应的绝缘层开口，其中，所述绝缘层由二氧化硅或者Si3N4制备而成。
[0014]其中，上述制备方法中，所述在所述p型半导体层的表面以及所述一体式刻蚀台面上沉积绝缘层，并在所述绝缘层的中部通过光刻刻蚀形成对应的绝缘层开口的步骤之后，所述制备方法还包括：在所述一体式刻蚀台面的周围沉积p电极，并通过光刻对所述p电极进行图像化处理。
[0015]其中，上述制备方法中，所述在所述一体式刻蚀台面的周围沉积p电极，并通过光刻对所述p电极进行图像化处理的步骤之后，所述制备方法还包括：在所述衬底的下表面沉积n电极，其中，所述n电极与所述p电极相对设置。
[0016]本专利技术的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。
附图说明
[0017]图1为本专利技术一实施例提供的vcsel芯片在第一视角下的结构示意图；图2为本专利技术一实施例提供的vcsel芯片在第二视角下的结构示意图；图3为本专利技术一实施例提供的vcsel芯片在第二视角下的结构示意图；图4为本专利技术一实施例提供的vcsel芯片在第二视角下的结构示意图；图5为本专利技术一实施例提供的vcsel芯片在第二视角下的结构示意图；
图6为本专利技术一实施例提供的vcsel芯片在第二视角下的结构示意图。
[0018]如下具体实施方式将结合上述附图进一步说明本专利技术。
具体实施方式
[0019]为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的若干实施例。但是，本专利技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本专利技术的公开内容更加透彻全面。
[0020]需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
[0021]除非另有定义，本文所使用的所有的技术本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种vcsel芯片，其特征在于：包括衬底以及设于所述衬底上的一体式刻蚀台面，所述一体式刻蚀台面设置为规则形状，所述一体式刻蚀台面中设有一体式发光区，所述一体式发光区的面积小于所述一体式刻蚀台面的面积，所述一体式发光区设置为规则形状或者不规则形状，所述一体式发光区的长度为宽度的4至2000倍。2.根据权利要求1所述的vcsel芯片，其特征在于：所述衬底上依次层叠设有n型半导体层、有源层以及p型半导体层，所述一体式刻蚀台面由所述n型半导体层、所述有源层以及所述p型半导体层刻蚀而成。3.根据权利要求2所述的vcsel芯片，其特征在于：所述n型半导体层包括若干对Al
x
Ga1‑
x
AsDBR，其中，0≤x≤1。4.根据权利要求2所述的vcsel芯片，其特征在于：所述p型半导体层包括多对Al
x
Ga1‑
x
AsDBR和一个或者多个高Al组分的Al
y
Ga1‑
y
As层，其中，0≤x≤1，0.9≤y≤1，x＜y。5.根据权利要求1所述的vcsel芯片，其特征在于：所述一体式发光区的长度为20
‑
10000μm，所述一体式发光区的宽度为5
‑
70μm。6.一种应用于如权利要求1
‑
5中任意一项所述的vcsel芯片的制备方法，其特征在于，所述制备方法包括以下步骤：提供一衬底，并在所述衬底上依次制作n型...

【专利技术属性】
技术研发人员：徐化勇，
申请(专利权)人：江西德瑞光电技术有限责任公司，
类型：发明
国别省市：