一种半导体器件结构及其制造方法、DRAM和电子设备技术

一种半导体器件结构及其制造方法、DRAM和电子设备，半导体器件结构包括衬底、分别设置在所述衬底第一侧和第二侧的外围电路区和存储区，所述外围电路区和所述存储区电连接；所述外围电路区包括外围电路，所述存储区包括：金属互连层；多个存储单元列，每个存储单元列均包括多个存储单元；存储单元包括晶体管和电容器，晶体管和电容器的结构与说明书的定义相同；多条位线，多个存储单元的晶体管的源极区均与一条共用的位线连接；多条字线。本申请实施例的半导体器件结构将多个存储单元堆叠起来，而且采用CuA结构设置外围电路和存储单元，可以节省衬底面积，有效提高半导体存储器的存储密度。储密度。储密度。

【技术实现步骤摘要】
一种半导体器件结构及其制造方法、DRAM和电子设备


[0001]本申请涉及但不限于半导体器件领域，尤指一种半导体器件结构及其制造方法、DRAM和电子设备。

技术介绍

[0002]计算机以及各种电子设备广泛的应用于现代生活的各个方面，对内存产品的需求越来越大。动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种常见的系统内存，它将数据存储在具有电容器和阵列晶体管的存储单元中。电容器可以被设置到充电状态或放电状态，采取这两种状态来表示“0”和“1”。DRAM还包括外围晶体管，以形成外围电路。外围电路和阵列晶体管操纵数据输入/输出(I/O)以及存储单元操作(例如，写或读)。
[0003]随着DRAM技术朝向更高密度和高容量发展，半导体结构的微缩遇到了瓶颈，而且电容器的数量急剧提高、尺寸急剧下降，导致电容器的制造需要更长的工艺时间以及更复杂的工艺流程。

技术实现思路

[0004]以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。
[0005]本申请实施例提供了一种半导体器件结构及其制造方法、DRAM和电子设备，该半导体器件结构将多个存储单元堆叠起来，而且采用CuA结构设置外围电路和存储单元，形成立体堆叠结构，可以在有限的衬底面积上设置更多的存储单元，提高半导体存储器的存储密度。
[0006]本申请实施例提供了一种半导体器件结构，包括：衬底、外围电路区和存储区，所述衬底具有相反的第一侧和第二侧，所述外围电路区设置在所述衬底的第一侧，所述存储区设置在所述衬底的第二侧，所述外围电路区和所述存储区电连接；所述外围电路区包括外围电路；所述存储区包括：
[0007]金属互连层，所述金属互连层设置在所述衬底的第二侧，所述金属互连层中设置有金属线；
[0008]多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述金属互连层远离所述衬底一侧的多个存储单元，所述多个存储单元列在所述金属互连层上沿第二方向和第三方向排列形成阵列；所述存储单元包括晶体管和电容器，所述晶体管包括半导体柱和栅极，所述半导体柱沿第二方向延伸并且包括源极区、沟道区和漏极区，所述源极区和所述漏极区分别位于所述半导体柱的两端，所述沟道区位于所述源极区和所述漏极区之间，所述栅极环绕在所述沟道区四周；所述电容器环绕在所述漏极区远离所述沟道区一端的四周；
[0009]多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；
[0010]多条沿第三方向延伸的字线，其中，所述金属互连层在第三方向上设置有一个存储单元列，此时每条所述字线由沿第三方向排列的一个存储单元列的一个存储单元的晶体管的栅极形成；或者，所述金属互连层在第三方向上设置有多个存储单元列，此时每条所述字线由沿第三方向排列的多个存储单元的晶体管的栅极连接在一起形成；
[0011]所述金属线一端与所述位线、所述字线或所述电容器电连接，所述金属线另一端与所述外围电路区的外围电路电连接。
[0012]在本申请实施例中，沿第一方向排列的多条字线的长度可以不同，形成阶梯状。
[0013]在本申请实施例中，所述字线的材料可以为ITO。
[0014]在本申请实施例中，所述半导体柱的材料可以选自IGZO、ZTO、IZO、ZnO
x
、InWO、IZTO、InO
x
、In2O3、SnO2、TiO
x
、Zn
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O
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N
z
、Mg
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Zn
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、Zr
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、Hf
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、Zr
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和InGaSiO中的任意一种或多种。
[0015]在本申请实施例中，所述电容器可以包括内电极板、外电极板、设置在所述内电极板和所述外电极板之间的介电质层，所述漏极区与所述内电极板相连接。
[0016]在本申请实施例中，所述金属线可以与所述外电极板电连接。
[0017]在本申请实施例中，所述存储单元列还可以包括层间隔离带，所述层间隔离带设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，将相邻的两个存储单元的晶体管的栅极隔离开。
[0018]在本申请实施例中，所述半导体器件结构还可以包括一个或多个沿第一方向延伸的存储单元隔离柱。在第二方向上每间隔两个存储单元列可以设置有一个所述存储单元隔离柱。
[0019]在本申请实施例中，所述层间隔离带和所述存储单元隔离柱的材料可以为氧化硅。
[0020]在本申请实施例中，所述晶体管还可以包括栅极介电层，所述栅极介电层设置在所述沟道区与所述栅极之间。
[0021]在本申请实施例中，所述栅极介电层的材料可以选自二氧化硅、HfO2、ZrO和Al2O3中的任意一种或多种。
[0022]在本申请实施例中，所述半导体器件结构还可以包括内部支撑层，所述内部支撑层可以设置在沿第一方向相邻的两个半导体柱之间，配置为对所述半导体柱提供支撑。
[0023]在本申请实施例中，所述内部支撑层可以位于所述位线两侧，或者可以位于所述位线两侧和所述存储单元隔离柱两侧。
[0024]在本申请实施例中，所述内部支撑层的材料可以为SiN。
[0025]在本申请实施例中，所述外围电路可以为CMOS晶体管，所述外围电路区还可以包括金属接触层和金属接触柱；所述外围电路设置在所述衬底的第一侧，所述金属接触层设置在所述外围电路远离所述衬底的一侧，所述金属接触柱一端设置在所述金属接触层中并与所述外围电路电连接，所述金属接触柱另一端贯穿所述衬底并与所述金属线电连接。
[0026]在本申请实施例中，所述外围电路区还可以包括用于封装所述外围电路区的保护层，所述保护层设置在所述外围电路区的表面。
[0027]在本申请实施例中，所述保护层可以包括SiO2层和SiN层。
[0028]本申请实施例还提供了一种半导体器件结构的制造方法，包括：
[0029]S10：在衬底的第一侧设置包括外围电路的外围电路区；...

【技术保护点】

【技术特征摘要】
1.一种半导体器件结构，其特征在于，包括：衬底、外围电路区和存储区，所述衬底具有相反的第一侧和第二侧，所述外围电路区设置在所述衬底的第一侧，所述存储区设置在所述衬底的第二侧，所述外围电路区和所述存储区电连接；所述外围电路区包括外围电路；所述存储区包括：金属互连层，所述金属互连层设置在所述衬底的第二侧，所述金属互连层中设置有金属线；多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述金属互连层远离所述衬底一侧的多个存储单元，所述多个存储单元列在所述金属互连层上沿第二方向和第三方向排列形成阵列；所述存储单元包括晶体管和电容器，所述晶体管包括半导体柱和栅极，所述半导体柱沿第二方向延伸并且包括源极区、沟道区和漏极区，所述源极区和所述漏极区分别位于所述半导体柱的两端，所述沟道区位于所述源极区和所述漏极区之间，所述栅极环绕在所述沟道区四周；所述电容器环绕在所述漏极区远离所述沟道区一端的四周；多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；多条沿第三方向延伸的字线，其中，所述金属互连层在第三方向上设置有一个存储单元列，此时每条所述字线由沿第三方向排列的一个存储单元列的一个存储单元的晶体管的栅极形成；或者，所述金属互连层在第三方向上设置有多个存储单元列，此时每条所述字线由沿第三方向排列的多个存储单元的晶体管的栅极连接在一起形成；所述金属线一端与所述位线、所述字线或所述电容器电连接，所述金属线另一端与所述外围电路区的外围电路电连接。2.根据权利要求1所述的半导体器件结构，其中，沿第一方向排列的多条字线的长度不同，形成阶梯状；任选地，所述字线的材料为ITO。3.根据权利要求1所述的半导体器件结构，其中，所述半导体柱的材料选自IGZO、ZTO、IZO、ZnO
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、InWO、IZTO、InO
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、In2O3、SnO2、TiO
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、Zn
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、Mg
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和InGaSiO中的任意一种或多种。4.根据权利要求1所述的半导体器件结构，其中，所述电容器包括内电极板、外电极板、设置在所述内电极板和所述外电极板之间的介电质层，所述漏极区与所述内电极板相连接；任选地，所述金属线与所述外电极板电连接。5.根据权利要求1
‑
4中任一项所述的半导体器件结构，其中，所述存储单元列还包括层间隔离带，所述层间隔离带设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，将相邻的两个存储单元的晶体管的栅极隔离开；任选地，所述半导体器件结构还包括一个或多个沿第一方向延伸的存储单元隔离柱，在第二方向上每间隔两个存储单元列设置有一个所述存储单元隔离柱；任选地，所述层间隔离带和所述存储单元隔离柱的材料为氧化硅。6.根据权利要求1
‑
4中任一项所述的半导体器件结构，其中，所述晶体管还包括栅极介
电层，所述栅极介电层设置在所述沟道区与所述栅极之间；任选地，所述栅极介电层的材料选自二氧化硅、HfO2、ZrO和Al2O3中的任意一种或多种。7.根据权利要求1
‑
4中任一项所述的半导体器件结构，还包括内部支撑层，所述内部支撑层设置在沿第一方向相邻的两个半导体柱之间，配置为对所述半导体柱提供支撑；任选地，所述内部支撑层位于所述位线两侧，或者位于所述位线两侧和所述存储单元隔离柱两侧；任选地，所述内部支撑层的材料为SiN。8.根据权利要求1
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7中任一项所述的半导体器件结构，其中，所述外围电路为CMOS晶体管，所述外围电路区还包括金属接触层和金属接触柱；所述外围电路设置在所述衬底的第一侧，所述金属接触层设置在所述外围电路远离所述衬底的一侧，所述金属接触柱一端设置在所述金属接触层中并与所述外围电路电连接，所述金属接触柱另一端贯穿所述衬底并与所述金属线电连接；任选地，所述外围电路区还包括用于封装所述外围电路区的保护层...

【专利技术属性】
技术研发人员：王祥升，王桂磊，赵超，
申请(专利权)人：北京超弦存储器研究院，
类型：发明
国别省市：