半导体器件制造技术

公开了一种半导体器件，包括：第一存储单元阵列，包括多个第一存储单元、多个第一参考单元和多个第一虚设单元；第二存储单元阵列，包括多个第二存储单元、多个第二参考单元和多个第二虚设单元；输入/输出电路，设置在第一存储单元阵列和第二存储单元阵列之间；第一列解码器，连接在第一存储单元阵列和输入/输出电路之间；以及第二列解码器，连接在第二存储单元阵列和输入/输出电路之间。当第一列解码器将第一存储单元连接到读出放大器时，第二列解码器将多个第二虚设单元和多个第二存储单元之一连接到输入/输出电路的选定读出放大器。之一连接到输入/输出电路的选定读出放大器。之一连接到输入/输出电路的选定读出放大器。

【技术实现步骤摘要】
半导体器件
[0001]相关申请的交叉引用
[0002]本申请基于并要求于2021年12月6日向韩国知识产权局提交的韩国专利申请No.10
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2021
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0172935以及于2022年2月23日向韩国知识产权局提交的韩国专利申请No.10
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2022
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0023826的优先权，其公开内容通过引用整体并入本文。


[0003]本公开涉及一种用于补偿漏电流的半导体器件和方法。

技术介绍

[0004]半导体器件可以具有写入数据和擦除数据或读取记录的数据的功能。半导体器件可以包括多个存储单元，并且可以通过调整每个存储单元的阈值电压来写入数据。每个存储单元可以包括具有基于写入操作的不同电阻值的存储元件。在半导体器件的存储单元阵列中，两个或更多个存储单元可以彼此共享字线和位线，并且由于流向在读取操作中未被选择的存储单元的漏电流，可能降低读取操作的精度。

技术实现思路

[0005]示例实施例提供了一种通过补偿流向在读取操作中未被选择的未选存储单元的漏电流的影响来提高读取操作的可靠性的半导体器件。
[0006]根据本公开的一方面，提供了一种半导体器件，包括：第一存储单元阵列，包括多个第一存储单元、多个第一参考单元和多个第一虚设单元；第二存储单元阵列，包括多个第二存储单元、多个第二参考单元和多个第二虚设单元；输入/输出电路，设置在第一存储单元阵列和第二存储单元阵列之间；第一列解码器，被配置为将第一存储单元阵列与输入/输出电路电连接；以及第二列解码器，被配置为将第二存储单元阵列与输入/输出电路电连接，其中，第二列解码器被配置为：当第一列解码器将多个第一存储单元之中的选定第一存储单元连接到输入/输出电路的多个读出放大器之中的选定读出放大器时，将多个第二虚设单元和多个第二存储单元中的至少一个连接到选定读出放大器。
[0007]根据本公开的另一方面，提供了一种半导体器件，包括：存储单元阵列，包括多个存储单元和多个参考单元，多个参考单元具有第一结构，所述第一结构与多个存储单元的第二结构不同；列解码器，通过在第一方向上延伸的多条位线连接到多个存储单元，并且通过在第一方向上延伸的多条参考位线连接到多个参考单元；以及输入/输出电路，包括通过列解码器与存储单元阵列连接的至少一个读出放大器，其中，读出放大器包括：第一输入端子，被配置为通过列解码器连接到多条位线之中的选定位线；以及第二输入端子，被配置为通过列解码器连接到多条参考位线之中的选定参考位线，其中，第二输入端子被配置为通过第一参考电阻器和第二参考电阻器连接到选定参考位线，并且其中，除了多条位线和多条参考位线之外的虚设位线被配置为与在第一参考电阻器和第二参考电阻器之间的节点连接。
[0008]根据本公开的另一方面，提供了一种半导体器件，包括：多个存储单元，各自包括开关元件和存储元件；多个参考单元，具有第一结构，所述第一结构与多个存储单元的第二结构不同；多个虚设单元，具有第三结构，所述第三结构与多个存储单元的第二结构相同；以及读出放大器，具有第一输入端子和第二输入端子，在对多个存储单元之中的选定存储单元的读取操作期间，第一输入端子被配置为与选定存储单元连接，所述第二输入端子被配置为与多个参考单元和多个虚设单元连接，其中，与选定存储单元连接的选定字线与多个参考单元之一连接，并且与多个虚设单元断开连接。
[0009]根据本公开的另一方面，提供了一种半导体器件，包括：第一存储单元阵列，包括多个第一存储单元和多个第一参考单元；第二存储单元阵列，包括多个第二存储单元和多个第二参考单元；输出电路，包括第一输入端子、第二输入端子和输出端子；第一列解码器，连接在第一存储单元阵列和输出电路之间；以及第二列解码器，连接在第二存储单元阵列和输出电路之间，其中，在读取操作中，第二列解码器被配置为：基于第一存储单元阵列中的多个第一存储单元之中的通过第一列解码器与输出电路的第一输入端子连接的第一存储单元，将第二存储单元阵列中的多个第二存储单元之中的第二存储单元电连接到输出电路的第二输入端子。
附图说明
[0010]根据结合附图的以下详细描述，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：
[0011]图1是示出了根据本公开的示例实施例的半导体器件的框图；
[0012]图2和图3是示出了根据本公开的示例实施例的半导体器件中包括的存储单元阵列的图；
[0013]图4是示意性地示出了根据本公开的示例实施例的半导体器件中包括的存储单元的图；
[0014]图5A和图5B是示出了根据本公开的示例实施例的半导体器件中包括的存储单元的操作的图；
[0015]图6和图7是示出了根据本公开的示例实施例的半导体器件的图；
[0016]图8和图9是示出了根据本公开的示例实施例的半导体器件的图；
[0017]图10至图14是示出了根据本公开的示例实施例的半导体器件的操作的图；
[0018]图15是示出了根据本公开的示例实施例的半导体器件的操作的图；
[0019]图16是示意性地示出了根据本公开的示例实施例的半导体器件中包括的电阻器电路的图；
[0020]图17是示出了根据本公开的示例实施例的半导体器件的操作的图；以及
[0021]图18是示意性地示出了根据本公开的示例实施例的包括半导体器件的系统的框图。
具体实施方式
[0022]在下文中，将参考附图来描述示例实施例。
[0023]图1是示出了根据本公开的示例实施例的半导体器件的框图。
[0024]根据本公开的示例实施例的半导体器件10可以包括外围电路区20和单元区30。外围电路区20可以包括行解码器21、列解码器22、输入/输出电路23(例如，输入电路和输出电路)、控制逻辑电路24等。单元区30可以包括存储单元阵列，并且每个存储单元阵列可以包括多个存储单元。根据示例实施例，输入/输出电路23可以是具有一个或多个输入端子和一个或多个输出端子的输出电路。然而，本公开不限于此，并且因此，根据另一示例实施例的输入/输出电路可以具有输入端子和输出端子的各种配置。
[0025]行解码器21可以通过字线WL连接到多个存储单元，并且列解码器22可以通过位线BL和源极线SL连接到多个存储单元。输入/输出电路23可以通过列解码器22选择性地与多个存储单元连接或与多个存储单元断开连接，并且可以执行用于读取多个存储单元中的选定存储单元的数据的读取操作、用于将数据记录到选定存储单元的写入操作等。
[0026]控制逻辑电路24可以控制行解码器21、列解码器22和输入/输出电路23的操作。控制逻辑电路24可以通过行解码器21和列解码器22来确定单元区30中包括的存储单元中的选定存储单元。控制逻辑电路24可以通过将预定偏置输入到与选定存储单元连接的选定字线、选定位线和选定源极线中的每一条来对选定存储单元执行写入操作、读取操作等。
[0027]单元区30中包括的多个本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：第一存储单元阵列，包括多个第一存储单元、多个第一参考单元和多个第一虚设单元；第二存储单元阵列，包括多个第二存储单元、多个第二参考单元和多个第二虚设单元；输入/输出电路，设置在所述第一存储单元阵列和所述第二存储单元阵列之间；第一列解码器，被配置为将所述第一存储单元阵列与所述输入/输出电路电连接；以及第二列解码器，被配置为将所述第二存储单元阵列与所述输入/输出电路电连接，其中，所述第二列解码器被配置为：当所述第一列解码器将所述多个第一存储单元之中的选定第一存储单元连接到所述输入/输出电路的多个读出放大器之中的选定读出放大器时，将所述多个第二虚设单元和所述多个第二存储单元中的至少一个连接到所述选定读出放大器。2.根据权利要求1所述的半导体器件，其中，所述输入/输出电路在第一方向上设置在所述第一存储单元阵列和所述第二存储单元阵列之间，所述第一列解码器在所述第一方向上设置在所述第一存储单元阵列和所述输入/输出电路之间，并且所述第二列解码器在所述第一方向上设置在所述第二存储单元阵列和所述输入/输出电路之间。3.根据权利要求2所述的半导体器件，其中，所述多个第一虚设单元在与所述第一方向相交的第二方向上设置在所述多个第一存储单元与所述多个第一参考单元之间，并且所述多个第二虚设单元在所述第二方向上设置在所述多个第二存储单元与所述多个第二参考单元之间。4.根据权利要求1所述的半导体器件，其中，所述第一存储单元阵列中的所述多个第一参考单元的第一位置与所述第二存储单元阵列中的所述多个第二参考单元的第二位置相同。5.根据权利要求1所述的半导体器件，其中，所述第一存储单元阵列中的所述多个第一虚设单元的第三位置与所述第二存储单元阵列中的所述多个第二虚设单元的第四位置相同。6.根据权利要求1所述的半导体器件，其中，所述多个第一存储单元中的每一个、所述多个第二存储单元中的每一个、所述多个第一虚设单元中的每一个和所述多个第二虚设单元中的每一个包括开关元件和存储元件，并且其中，所述多个第一参考单元和所述多个第二参考单元都不包括所述存储元件。7.根据权利要求1所述的半导体器件，其中，所述第一列解码器还被配置为：将与所述选定第一存储单元连接的选定第一位线连接到所述选定读出放大器的第一输入端子，并且将与所述多个第一参考单元之中的选定第一参考单元连接的选定第一参考位线连接到所述选定读出放大器的第二输入端子，并且所述第二列解码器还被配置为将与所述多个第二虚设单元之中的选定第二虚设单元连接的选定第二虚设位线连接到所述选定读出放大器的所述第二输入端子。8.根据权利要求7所述的半导体器件，其中，将流经所述选定第一参考位线的第一参考电流和流经所述选定第二虚设位线的第二虚设电流输入到所述选定读出放大器的所述第二输入端子。
9.根据权利要求1所述的半导体器件，其中，所述多个第一存储单元和所述多个第二存储单元中的每一个包括磁隧道结MTJ元件。10.根据权利要求1所述的半导体器件，还包括：第一行解码器，通过多条第一字线与所述第一存储单元阵列连接；以及第二行解码器，通过多条第二字线与所述第二存储单元阵列连接。11.根据权利要求10所述的半导体器件，其...

【专利技术属性】
技术研发人员：姜圭成，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：