【技术实现步骤摘要】
感测放大结构和存储器架构
[0001]本申请涉及半导体电路设计领域，涉及一种感测放大结构和存储器架构。
技术介绍
[0002]动态随机存取存储存储器(Dynamic Random Access Memory，DRAM)通过单元电容中的电荷来写入数据；单元电容连接至位线和互补位线，在DRAM中，当执行读取操作或刷新操作时，读出放大器读出并放大位线和互补位线之间的电压差。
[0003]构成读出放大器的半导体器件可能由于工艺变化、温度等因素的影响从而具有不同的器件特性(例如，阈值电压)。不同的器件特性会导致读出放大器中的产生偏移噪声，而偏移噪声会降低读出放大器的有效读出裕度，并且会降低DRAM的性能。
[0004]申请人发现，目前对DRAM的偏移噪声的消除过程中，位线和互补读出位线电连接，互补位线和读出位线电连接，通过位线和互补位线的电压差来抵消偏移噪声，然而由于感测放大电路中PMOS管的栅极分别连接读出位线和互补读出位线，容易造成读出位线和互补读出位线的电压波动，从而影响位线和互补位线的电压，降低DRAM读出的准...
【技术保护点】
【技术特征摘要】
1.一种感测放大结构，设置在相邻存储阵列之间，其特征在于，包括：第一PMOS管，其栅极连接第二读出位线，其源极连接第一信号端；第一NMOS管，其栅极连接初始位线，其源极连接第二信号端；所述第一PMOS管的漏极和所述第一NMOS管的漏极连接第一互补读出位线，其中，所述第一信号端用于接收第一电平信号，所述第二信号端用于接收第二电平信号；第二PMOS管，其栅极连接第二互补读出位线，其源极连接所述第一信号端；第二NMOS管，其栅极连接初始互补位线，其源极连接所述第二信号端；所述第二PMOS管的漏极和所述第二NMOS管的漏极连接第一读出位线，其中，所述初始位线连接相邻所述存储阵列中一所述存储阵列的存储单元，所述初始互补位线连接相邻所述存储阵列中另一所述存储阵列的存储单元；偏移消除模块，部分连接在所述初始位线与所述第一互补读出位线之间，部分连接在所述初始互补位线和所述第一读出位线之间，用于根据偏移消除信号，使所处初始位线与所述第一互补读出位线电连接，并使所述初始互补位线与所述第一读出位线电连接；控制模块，连接所述第二读出位线和所述第二互补读出位线，用于根据控制信号，向所述第一PMOS管和所述第二PMOS管提供偏置电压。2.根据权利要求1所述的感测放大结构，其特征在于，所述控制信号与所述偏移消除信号相同。3.根据权利要求1或2所述的感测放大结构，其特征在于，所述控制信号包括第一控制信号和第二控制信号，所述控制模块包括：第一控制单元，其一端连接所述第二读出位线，其另一端用于接收所述偏置电压，用于根据所述第一控制信号向所述第一PMOS管提供所述偏置电压；第二控制单元，其一端连接所述第二互补读出位线，其另一端用于接收所述偏置电压，用于根据所述第二控制信号向所述第二PMOS管提供所述偏置电压。4.根据权利要求3所述的感测放大结构，其特征在于，所述第一控制单元包括第一控制MOS管，所述第二控制单元包括第二控制MOS管；所述第一控制MOS管的源极连接所述第二读出位线，栅极用于接收所述第一控制信号，漏极用于接收所述偏置电压；所述第二控制MOS管的源极连接所述第二互补读出位线，栅极用于接收所述第二控制信号，漏极用于接收所述偏置电压。5.根据权利要求1所述的感测放大结构，其特征在于，还包括：第一隔离单元，其一端连接所述第一读出位线，其另一端连接所述第二读出位线，用于根据第一隔离信号使所述第一读出位线与所述第二读出位线电连接；第二隔离单元，其一端连接所述第一互补读出位线，其另一端连接所述第二互补读出位线，用于根据所述第一隔离信号使所述第一互补读出位线与所述第二互补读出位线电连接。6.根据权利要求5所述的感测放大结构，其特征在于，所述第一隔离单元包括第一隔离MOS管，所述第二隔离单元包括第二隔离MOS管；所述第一隔离MOS管的源极连接所述第一读出位线，漏极连接所述第二读出位线，栅极用于接收所述第一隔离信号；
所述第二隔离MOS管的源极连接所述第一互补读出位线，漏极连接所述第二互补读出位线，栅极用于接收所述第一隔离信号。7.根据权利要求1所述的感测放大结构，其特征在于，还包括：第三隔离单元，其一端连接所述初始位线，其另一端连接所述第一读出位线...
【专利技术属性】
技术研发人员：池性洙，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。