高速串行接口无时钟线应用下的并行化解码装置及方法制造方法及图纸

本发明专利技术关于高速串行接口无时钟线应用下的并行化解码装置及方法，涉及FPGA芯片应用领域。该装置包括数据接收处理模块、数据发送模块以及本地时钟模块。数据接收处理模块包括依次连接的过采样子模块、并行接收子模块以及解码子模块；数据发送模块包括OSERDES子模块以及差分输出子模块。本地时钟模块包括PLL模块。该装置以过采样的方法，结合时钟模块的相位调节，实现8路相位数据的采集以及统一解码，并通过发送模块进行数据的并串转换，最终将稳定性高的并行解码与串行数据输出相结合。在无时钟对应线缆的情况下，适配通用化的通信需求，实现了串行数据的稳定输出。现了串行数据的稳定输出。现了串行数据的稳定输出。

【技术实现步骤摘要】
高速串行接口无时钟线应用下的并行化解码装置及方法


[0001]本专利技术涉及现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)芯片
，特别涉及高速串行接口无时钟线应用下的并行化解码装置及方法。

技术介绍

[0002]FPGA芯片是在可编程阵列逻辑、通用阵列逻辑等可编程器件的基础上进一步发展的产物。在FPGA芯片领域，有串行通信方式以及并行通信方式之分。其中，并行通信系统一般采用时钟+数据的并行接口实现，而串行通信系统，则采用单端IO(Input/Output，输入输出)、差分IO以及专用高速收发IO中的一种方式实现。
[0003]其中，差分IO主要基于低电压差分信号(Low
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Voltage Differential Signaling，LVDS)技术，上升沿较小，在发送端提供随路时钟的情况下，线速率最高可以达到1.25Gbps，是较为理想的通讯方式。
[0004]然而，在应用场景内无法提供时钟线的情况，例如50M
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550Mbps的数据通信场景下，对于宽带需求中等，但要求成本低，使用线缆少，因此无法增加与随路时钟对应的线缆。在此情况下，暂无合适的FPGA芯片设计方式。

技术实现思路

[0005]本专利技术的目的在于克服已有技术中存在的不足，从而提供高速串行接口无时钟线应用下的并行化解码装置及方法，以适配宽带需求中等，但要求成本低，使用线缆少，无法应用随路时钟线缆场景的情况。该技术方案如下：
[0006]一方面，提供了一种高速串行接口无时钟线应用下的并行化解码装置，该装置包括数据接收处理模块、数据发送模块以及本地时钟模块；
[0007]本地时钟模块分别与数据接收处理模块以及数据发送模块连接；
[0008]数据接收处理模块的数据输出端与数据发送模块的数据输入端连接；
[0009]数据接收处理模块包括过依次连接的过采样子模块、并行接收子模块以及解码子模块；
[0010]过采样子模块中包括差分缓存单元、第一延迟单元、第二延迟单元以及8路采样单元，每路采样单元中包括3个D触发器；
[0011]并行接收模块中包括8路先进先出(First Input First Output，FIFO)存储器，每路FIFO存储器与每路采样单元对应连接；
[0012]解码子模块包括解码状态机，解码状态机用于输出并行数据；
[0013]数据发送模块包括OSERDES子模块以及差分输出子模块，OSERDES子模块用于进行并串转换；
[0014]本地时钟模块包括锁相回路(Phase
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Locked Loop，PLL)模块，PLL模块包括1/8时钟输出端以及两个相位输出端，1/8时钟输出端与数据发送模块连接，两个相位输出端与接收模块连接。
[0015]另一方面，提供了一种高速串行接口无时钟线应用下的并行化解码方法，该方法应用于如上所述的高速串行接口无时钟线应用下的并行化解码装置中，该方法包括：
[0016]将初始数据输入数据接收处理模块，并经过差分缓存模块；
[0017]将经过差分缓存模块的初始数据经过第一延迟单元以及第二延迟单元，输出得到0ps延迟数据和1/8线速率延迟数据；
[0018]将0ps延迟数据以及1/8线速率延迟数据分别通过8路采样单元，同时通过时钟模块的两个相位输出端调节采样单元中D触发器的工作相位，得到8路相位数据；
[0019]通过8路FIFO存储器对于8路相位数据进行缓存；
[0020]响应于缓存完成，通过8路相位数据向状态解码机并行输出数据，并通过状态解码机进行同步解码，得到并联式8bit数据；
[0021]将并行式8bit数据发送至数据发送模块，并配置本地时钟模块的1/8时钟输出端输出的1/8时钟信号；
[0022]通过OSERDES子模块接收并行式8bit数据以及1/8时钟信号，输出串行数据；
[0023]将串行数据通过差分输出子模块，输出差分输出信号。
[0024]本专利技术提供的技术方案带来的有益效果至少包括：
[0025]在时钟模块本地化的情况下，对应设置数据接收处理模块以及数据发送模块，并在数据接收处理模块中，以过采样的方法，结合时钟模块的相位调节，实现8路相位数据的采集以及统一解码，并通过发送模块进行数据的并串转换，最终将稳定性高的并行解码与串行数据输出相结合。在无时钟对应线缆的情况下，适配通用化的通信需求，实现了串行数据的稳定输出。
附图说明
[0026]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0027]图1示出了本申请提供的一种高速串行接口无时钟线应用下的并行化解码装置的结构示意图。
[0028]图2示出了本申请提供的一种高速串行接口无时钟线应用下的并行化解码方法的流程示意图。
[0029]图3示出了本申请提供的一种解码流程示意图。
具体实施方式
[0030]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术实施方式作进一步地详细描述。
[0031]在通信系统中，有串行通信和并行通信之分。
[0032]而在FPGA中，并行通信系统一般采用时钟+数据的并行接口实现；而串行通信系统，通常则采用单端IO、差分IO及专用高速收发IO来实现。
[0033]以上四种通信方式的实现方式和技术实现有所差异，其对比如表1所示。
[0034]表1：通信方式对比表
[0035][0036]以上四种技术均有适用范围。
[0037]现实应用中串行化相比于并行化，所受到的干扰小很多，同时接口数量少，已经成为主力通讯方式。
[0038]而串行通讯三种方式：
[0039]1.单端IO，受限于单IO电平(LVCMOS等)上升沿大，速度很难提升上去，在FPGA中极限在50Mbps以下，速度受限制。
[0040]2.差分IO，由于LVDS低压差技术，上升沿较小，线速率最高可以达到1.25Gbps。是较为理想的通讯方式，但是一般设计来说接收端设计需要发送端提供随路时钟(如果不提供随路时钟或采用其它方法，恢复数据会有误码)。
[0041]3.专用高速收发IO(如GTX)，是较好的通讯方法，带有CDR(时钟恢复模块)，支持速率超过1.25G，不同的专用高速收发IO最高速率有所差异，如GTX最大线速率超过10Gbps。但是该类IO不是所有的FPGA型号均有，而带有该IO的FPGA型号成本较高，同时该专用IO数量有限，限制了应用范围。
[0042]基于以上几点，针对通信应用情况，考虑使用最常用的差分IO方式，在设置一收一发共计两根光纤或线缆的情况下，即可实现高速串本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速串行接口无时钟线应用下的并行化解码装置，其特征在于，所述装置包括数据接收处理模块、数据发送模块以及本地时钟模块；本地时钟模块分别与所述数据接收处理模块以及所述数据发送模块连接；所述数据接收处理模块的数据输出端与所述数据发送模块的数据输入端连接；所述数据接收处理模块包括过依次连接的过采样子模块、并行接收子模块以及解码子模块；所述过采样子模块中包括差分缓存单元、第一延迟单元、第二延迟单元以及8路采样单元，每路所述采样单元中包括3个D触发器；所述并行接收模块中包括8路先进先出FIFO存储器，每路FIFO存储器与每路所述采样单元对应连接；所述解码子模块包括解码状态机，所述解码状态机用于输出并行数据；所述数据发送模块包括OSERDES子模块以及差分输出子模块，所述OSERDES子模块用于进行并串转换；所述本地时钟模块包括锁相回路PLL模块，所述PLL模块包括1/8时钟输出端以及两个相位输出端，所述1/8时钟输出端与所述数据发送模块连接，两个所述相位输出端与所述接收模块连接。2.根据权利要求1所述的高速串行接口无时钟线应用下的并行化解码装置，其特征在于，所述两个相位输出端的相位差为90度。3.根据权利要求2所述的高速串行接口无时钟线应用下的并行化解码装置，其特征在于，所述两个相位输出端分别与每个所述D触发器连接。4.根据权利要求1所述的高速串行接口无时钟线应用下的并行化解码装置，其特征在于，所述第一延迟单元的延迟为0，所述第二延迟单元的延迟为1/8线速率。5.一种高速串行接口无时钟线应用下的并行化解码方法，其特征在于，所述方法应用于如权利要求1至4所述的高速串行接口无时钟线应用下的并行化解码装置中，所述方法包括：将初始数据输入数据接收处理模块，并经过差分缓存模块；将经过差分缓存模块的初始数据经过第...

【专利技术属性】
技术研发人员：官剑，韩留军，邵春伟，郝国锋，薛培，沈小波，
申请(专利权)人：无锡华普微电子有限公司，
类型：发明
国别省市：