高速串行接口无时钟线应用下的并行化解码装置及方法制造方法及图纸

本发明专利技术关于高速串行接口无时钟线应用下的并行化解码装置及方法，涉及FPGA芯片应用领域。该装置包括数据接收处理模块、数据发送模块以及本地时钟模块。数据接收处理模块包括依次连接的过采样子模块、并行接收子模块以及解码子模块；数据发送模块包括OSERDES子模块以及差分输出子模块。本地时钟模块包括PLL模块。该装置以过采样的方法，结合时钟模块的相位调节，实现8路相位数据的采集以及统一解码，并通过发送模块进行数据的并串转换，最终将稳定性高的并行解码与串行数据输出相结合。在无时钟对应线缆的情况下，适配通用化的通信需求，实现了串行数据的稳定输出。现了串行数据的稳定输出。现了串行数据的稳定输出。

【技术实现步骤摘要】
高速串行接口无时钟线应用下的并行化解码装置及方法


[0001]本专利技术涉及现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)芯片
，特别涉及高速串行接口无时钟线应用下的并行化解码装置及方法。

技术介绍

[0002]FPGA芯片是在可编程阵列逻辑、通用阵列逻辑等可编程器件的基础上进一步发展的产物。在FPGA芯片领域，有串行通信方式以及并行通信方式之分。其中，并行通信系统一般采用时钟+数据的并行接口实现，而串行通信系统，则采用单端IO(Input/Output，输入输出)、差分IO以及专用高速收发IO中的一种方式实现。
[0003]其中，差分IO主要基于低电压差分信号(Low
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Voltage Differential Signaling，LVDS)技术，上升沿较小，在发送端提供随路时钟的情况下，线速率最高可以达到1.25Gbps，是较为理想的通讯方式。
[0004]然而，在应用场景内无法提供时钟线的情况，例如50M
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550Mbps的数据通信场景本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速串行接口无时钟线应用下的并行化解码装置，其特征在于，所述装置包括数据接收处理模块、数据发送模块以及本地时钟模块；本地时钟模块分别与所述数据接收处理模块以及所述数据发送模块连接；所述数据接收处理模块的数据输出端与所述数据发送模块的数据输入端连接；所述数据接收处理模块包括过依次连接的过采样子模块、并行接收子模块以及解码子模块；所述过采样子模块中包括差分缓存单元、第一延迟单元、第二延迟单元以及8路采样单元，每路所述采样单元中包括3个D触发器；所述并行接收模块中包括8路先进先出FIFO存储器，每路FIFO存储器与每路所述采样单元对应连接；所述解码子模块包括解码状态机，所述解码状态机用于输出并行数据；所述数据发送模块包括OSERDES子模块以及差分输出子模块，所述OSERDES子模块用于进行并串转换；所述本地时钟模块包括锁相回路PLL模块，所述PLL模块包括1/8时钟输出端以及两个相位输出端，所述1/8时钟输出端与所述数据发送模块连接，两个所述相位输出端与所述接收模块连接。2.根据权利要求1所述的高速串行接口无时钟线应用下的并行化解码装置，其特征在于，所述两个相位输出端的相位差为90度。3.根据权利要求2所述的高速串行接口无时钟线应用下的并行化解码装置，其特征在于，所述两个相位输出端分别与每个所述D触发器连接。4.根据权利要求1所述的高速串行接口无时钟线应用下的并行化解码装置，其特征在于，所述第一延迟单元的延迟为0，所述第二延迟单元的延迟为1/8线速率。5.一种高速串行接口无时钟线应用下的并行化解码方法，其特征在于，所述方法应用于如权利要求1至4所述的高速串行接口无时钟线应用下的并行化解码装置中，所述方法包括：将初始数据输入数据接收处理模块，并经过差分缓存模块；将经过差分缓存模块的初始数据经过第...

【专利技术属性】
技术研发人员：官剑，韩留军，邵春伟，郝国锋，薛培，沈小波，
申请(专利权)人：无锡华普微电子有限公司，
类型：发明
国别省市：