基于串行和解串SerDes模型的通信系统及方法技术方案

本发明专利技术属于数据信息传输及电数据处理技术领域，尤其涉及基于串行和解串SerDes模型的通信系统及方法，其包括在发送时钟的控制下，并行发送数据通过串行单元的并转串转换为串行发送数据，在接收时钟的控制下，串行接收数据通过解串单元的串转并转换为并行接收数据本发明专利技术解决现有技术存在由于串行和解串的时钟电路复杂，导致复位时间较长，进而影响验证速度的问题，具有结构简洁，替代真实serdes先进行与被测设备dut的调试工作的技术效果。进行与被测设备dut的调试工作的技术效果。进行与被测设备dut的调试工作的技术效果。

【技术实现步骤摘要】
基于串行和解串SerDes模型的通信系统及方法


[0001]本专利技术属于数据信息传输及电数据处理
，尤其涉及基于串行和解串SerDes模型的通信系统及方法。

技术介绍

[0002]随着对信息流量需求的不断增长，传统并行接口技术成为进一步提高数据传输速率的瓶颈，过去主要用于光纤通信的串行通信技术——SERDES正在取代传统并行总线而成为高速接口技术的主流，SERDES是英文SERializer(串行器)/DESerializer(解串器)的简称，其中串行器和解串器负责从并行到串行和从串行到并行的转换，串行器需要时钟产生电路，时钟发生电路通常由锁相环(PLL)来实现；解串器需要时钟和数据恢复电路(CDR)；但是鉴于真实serdes的模型在验证过程中，就位比较晚，会影响验证的进度；现有技术存在由于串行和解串的时钟电路复杂，导致复位时间较长，进而影响验证速度的问题。

技术实现思路

[0003]本专利技术提供基于串行和解串SerDes模型的通信系统及方法，以解决上述
技术介绍
中存在的现有技术存在由于串行和解串的时钟电路复杂，导致复位时间较长，进而影响验证速度的问题。
[0004]本专利技术所解决的技术问题采用以下技术方案来实现：基于串行和解串SerDes模型的通信系统，包括串行和解串器，所述串行和解串器包括串行单元和解串单元，所述串行单元连接并行发送输入端组和串行发送输出端，所述解串单元连接串行接收输入端和并行接收输出端组；在发送时钟的控制下，并行发送数据通过串行单元的并转串转换为串行发送数据；在接收时钟的控制下，串行接收数据通过解串单元的串转并转换为并行接收数据。
[0005]进一步，所述串行和解串器还包括：所述并行发送输入端组包括并行输入端DPIT0~输入端DPIT
n
‑1，所述串行发送输出端DPOT；所述并行接收输出端组包括并行输出端DPOR0~输出端DPOR
n
‑1，所述串行接收输入端DPIR；其中，n为数据字长。
[0006]进一步，所述串行和解串器还包括：所述发送时钟通过分频器分频于接收时钟。
[0007]进一步，所述串行和解串器还包括：在发送时钟的控制下，并行发送数据通过串行单元的发送移位寄存器转换为串行发送数据；
在接收时钟的控制下，串行接收数据通过解串单元的接收移位寄存器转换为并行接收数据。
[0008]进一步，所述串行和解串器还包括：所述发送移位寄存器的移位顺序是从低位移位到高位；所述接收移位寄存器的移位顺序是从高位移位到低位。
[0009]同时，本专利技术还提供基于串行和解串SerDes模型的通信方法，包括：并转串方法和串转并方法；基于上述SerDes模型的通信系统：并转串方法：所述串行单元读取输入端DPIT0~输入端DPIT
n
‑1输入的并行发送输入数据DT
n
‑1~DT0，串行单元通过发送移位寄存器将并行发送输入数据DT
n
‑1~DT0转换为串行发送输出数据DTX，在发送时钟时序控制下，串行单元通过串行发送输出端DPOT将串行发送输出数据DTX按从低位移位到高位的顺序依次发送；串转并方法：在接收时钟时序控制下，所述解串单元按从低位移位到高位的顺序依次读取串行接收输入数据DRX，解串单元通过接收移位寄存器将串行接收输入数据DRX转换为并行接收输出数据DR
n
‑1~DR0，解串单元通过并行输出端DPOR0~输出端DPOR
n
‑1输出并行接收输出数据DR
n
‑1~DR0；其中，n为数据字长。
[0010]进一步，所述SerDes模型的通信方法还包括：所述发送时钟通过分频器N分频输出于接收时钟，其中，N为正整数。
[0011]进一步，所述并转串方法还包括：所述串行单元通过串行发送输出端DPOT将串行发送输出数据DTX按bit位DTX0、bit位DTX1、bit位DTX2......bit位DTX
n
‑1依次发送。
[0012]进一步，所述串转并方法还包括：所述解串单元按bit位DRX0、bit位DRX1、bit位DRX2、......bit位DRX
n
‑1依次读取串行接收输入数据DRX。
[0013]进一步，所述SerDes模型的通信方法还包括：解串单元通过接收移位寄存器的依次左移将串行接收输入数据DRX。
[0014]有益技术效果：本方案采用所述串行和解串器包括串行单元和解串单元，所述串行单元连接并行发送输入端组和串行发送输出端，所述解串单元连接串行接收输入端和并行接收输出端组；在发送时钟的控制下，并行发送数据通过串行单元的并转串转换为串行发送数据；在接收时钟的控制下，串行接收数据通过解串单元的串转并转换为并行接收数据，由于本专利技术用于理想SerDes模型下串并
‑
并串的功能及实现方法，所述系统包括数据发送端、数据接收端，所述数据发送端在系统时钟sclk的控制下将并行数据转换为串行数据，再发送数据接收端；数据接收端将接收到的串行数据在系统时钟sclk的控制下转换为并行数据，本专利技术用于真实serdes未就位之前，可以利用该理想serdes模型将高速接口上的单bit高速通道线转换为并行数据，然后再与dut进行对接，再进行下一步的调试工作，该方法可以提前调试数据通路（serdes+pcs+mac），等真实serdes就位，直接替换即可，由于理想的serdes模型来与dut对接，因此，该系统结构简洁，替代真实serdes先进行与dut的调试工作。
附图说明
[0015]图1是本专利技术SerDes模型的通信系统的结构示意图；图2是本专利技术SerDes模型的通信方法的总流程图；图3是本专利技术SerDes模型的通信方法的具体流程图；图4是本专利技术SerDes模型的通信方法的实施例一的结构示意图。
具体实施方式
[0016]以下结合附图对本专利技术做进一步描述：图中：1
‑
串行和解串器、2
‑
串行单元、3
‑
解串单元、4
‑
并行发送输入端组、5
‑
串行发送输出端、6
‑
串行接收输入端、7
‑
并行接收输出端组、8
‑
发送时钟、9
‑
接收时钟、10
‑
分频器、11
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发送移位寄存器、12
‑
接收移位寄存器。
[0017]S101
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并转串方法；S102
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串转并方法；S1000
‑
基于SerDes模型的通信系统；S1001
‑
所述串行单元读取输入端DPIT0~输入端DPIT
n
‑1输入的并行发送输入数据DT
n
‑1~DT0；S1002
‑
串行单元通过发送移位寄存器将并行发送输入数据DT
n...

【技术保护点】

【技术特征摘要】
1.基于串行和解串SerDes模型的通信系统，其特征在于，包括串行和解串器，所述串行和解串器包括串行单元和解串单元，所述串行单元连接并行发送输入端组和串行发送输出端，所述解串单元连接串行接收输入端和并行接收输出端组；在发送时钟的控制下，并行发送数据通过串行单元的并转串转换为串行发送数据；在接收时钟的控制下，串行接收数据通过解串单元的串转并转换为并行接收数据。2.根据权利要求1所述SerDes模型的通信系统，其特征在于，所述串行和解串器还包括：所述并行发送输入端组包括并行输入端DPIT0~输入端DPIT
n
‑1，所述串行发送输出端DPOT；所述并行接收输出端组包括并行输出端DPOR0~输出端DPOR
n
‑1，所述串行接收输入端DPIR；其中，n为数据字长。3.根据权利要求1所述SerDes模型的通信系统，其特征在于，所述串行和解串器还包括：所述发送时钟通过分频器分频于接收时钟。4.根据权利要求1所述SerDes模型的通信系统，其特征在于，所述串行和解串器还包括：在发送时钟的控制下，并行发送数据通过串行单元的发送移位寄存器转换为串行发送数据；在接收时钟的控制下，串行接收数据通过解串单元的接收移位寄存器转换为并行接收数据。5.根据权利要求1所述SerDes模型的通信系统，其特征在于，所述串行和解串器还包括：所述发送移位寄存器的移位顺序是从低位移位到高位；所述接收移位寄存器的移位顺序是从高位移位到低位。6.基于串行和解串SerDes模型的通信方法，其特征在于，包括：并转串方法和串转并方法；基于上述SerDes模型的通信系统：并转串方法：所述串行单元读取输入端DPIT0~输入端DPIT
n
‑1输入的并行发送输入数据DT
...

【专利技术属性】
技术研发人员：朱珂，朱婧瑀，杨晓龙，李明秀，刘颜鹏，顾艳伍，何少恒，曹睿，
申请(专利权)人：井芯微电子技术天津有限公司，
类型：发明
国别省市：