数据整序系统及方法技术方案

本发明专利技术公开一种数据整序系统及方法。在本发明专利技术中，数据整序系统包括：ADC芯片、整序复用模块、整序控制模块；本发明专利技术先通过ADC芯片在当前状态为测试模式时，将数据时钟和LVDS数据传输至整序复用模块，然后通过整序复用模块根据数据时钟和LVDS数据生成并行输出数据，再通过整序控制模块对并行输出数据中的各通道数据分别进行数据整序处理。本发明专利技术通过ADC芯片在当前状态为测试模式时，将数据时钟和LVDS数据传输至整序复用模块，再通过整序控制模块对并行输出数据中的各通道数据分别进行数据整序处理，能够通过整序控制模块对并行输出数据的延时情况进行处理，从而实现数据和时钟之间的校准，能够精确地对LVDS数据进行整序。能够精确地对LVDS数据进行整序。能够精确地对LVDS数据进行整序。

【技术实现步骤摘要】
数据整序系统及方法


[0001]本专利技术涉及数据处理
，尤其涉及一种数据整序系统及方法。

技术介绍

[0002]随着超声技术的不断发展，我们对图像的刷新率(图像帧率)有着更高的要求，这就要求探头需要以更快的速度进行扫描，扫描得到的数据需要更快的进行回传。而在硬件层面上，为了满足这种高速率传输需求，市场上大部分方案都是通过ADC芯片，使用多通道LVDS并行的将回波数据传回FPGA中。在这个过程中，由于ADC采样速率和数据传输速率被提升到了兆赫兹级别，就算硬件层面上做了电路的等长处理，ADC采样时钟和LVDS采样数据通道也会很容易出现数据失真的情况，这是不能接受的。更何况硬件上经常会出现同样功能的数据通道的物理长度不一，相同传输速度下数据传输时间不一，这也会导致采样数据失真。针对这种情况，需要在FPGA也就是接收端进行采样数据和采样时钟之间的校准，也称之为整序。因此，如何精确地对LVDS数据进行整序，成为一个亟待解决的问题。
[0003]上述内容仅用于辅助理解本专利技术的技术方案，并不代表承认上述内容是现有技术。
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【技术保护点】

【技术特征摘要】
1.一种数据整序系统，其特征在于，所述数据整序系统包括：ADC芯片、整序复用模块、整序控制模块；所述ADC芯片，用于在当前状态为测试模式时，将数据时钟和LVDS数据传输至所述整序复用模块；所述整序复用模块，用于根据所述数据时钟和所述LVDS数据生成并行输出数据；所述整序控制模块，用于对所述并行输出数据中的各通道数据分别进行数据整序处理。2.如权利要求1所述的数据整序系统，其特征在于，所述整序控制模块，还用于从所述整序复用模块获取当前延迟值；所述整序控制模块，还用于根据所述当前延迟值和所述并行输出数据中的各通道数据确定理想延迟值；所述整序控制模块，还用于根据所述理想延迟值对所述并行输出数据中的各通道数据分别进行整序处理。3.如权利要求2所述的数据整序系统，其特征在于，所述整序控制模块，还用于将所述并行输出数据中的各通道数据与预设校验值进行对比，获得对比结果；所述整序控制模块，还用于对所述当前延迟值进行加一处理，获得处理后的延迟值；所述整序控制模块，还用于在所述处理后的延迟值小于预设延迟上限值时，返回执行将所述并行输出数据中的各通道数据与预设校验值进行对比，获得对比结果的步骤，直至所述处理后的延迟值等于所述预设延迟上限值，并获得有效区间；所述整序控制模块，还用于根据所述有效区间确定理想延迟值。4.如权利要求3所述的数据整序系统，其特征在于，所述整序控制模块，还用于在所述处理后的延迟值小于预设延迟上限值时，返回执行将所述并行输出数据中的各通道数据与预设校验值进行对比，获得对比结果的步骤，直至所述处理后的延迟值等于所述预设延迟上限值；所述整序控制模块，还用于在所述处理后的延迟值等于所述预设延迟上限值时，获取所有对比结果；所述整序控制模块，还用于根据所述所有对比结果中的所有有效数据确定有效区间。5.如权利要求4所述的数据整序系统，其特征在于，所述整序控制模块，还用于从所述有效区间中选取范围最大的目标有效区间；所...

【专利技术属性】
技术研发人员：杨剑锋，
申请(专利权)人：武汉中旗生物医疗电子有限公司，
类型：发明
国别省市：