并串转换电路及并串转换时钟信号的生成方法技术

本申请提供一种并串转换电路及并串转换时钟信号的生成方法，属于数据传输技术领域，所述电路包括：并串转换子电路、并串转换时钟信号生成子电路和参考时钟生成子电路；参考时钟生成子电路用于生成参考时钟信号并分别向并串转换子电路和并串转换时钟信号生成子电路发送参考时钟信号，并串转换时钟信号生成子电路用于基于参考时钟信号生成并串转换时钟信号；并串转换子电路包括数据输入单元和与数据输入单元电连接的并串转换单元；数据输入单元用于基于参考时钟信号获取并行数据，并串转换单元用于基于并串转换时钟信号将并行数据转换为串行数据，能在避免并串转换误差的基础上降低并串转换电路的面积和功耗，提高并串转换电路的适用范围。换电路的适用范围。换电路的适用范围。

【技术实现步骤摘要】
并串转换电路及并串转换时钟信号的生成方法


[0001]本申请涉及数据传输
，尤其涉及一种并串转换电路及并串转换时钟信号的生成方法。

技术介绍

[0002]现代数据传输的速率越来越高，留给数字逻辑部分的时序裕量越来越小，并串转换技术可以在牺牲较小的数字逻辑的时序裕量的基础上使IO速度得到巨大提升，以实现数据的高速传输。但传统的并串转换电路主要有以下两种构成方式，第一种由PLL(Phase
‑
Locked Loop，锁相环)、多路选择器以及触发器构成，通过PLL产生多路不同相位的时钟以控制多路选择器选通不同的输入路径，从而实现并串转换功能；第二种由PLL、FIFO(First In First Out，先进先出数据缓存器)以及触发器构成，通过PLL产生多路倍频时钟以控制FIFO进行数据读写，从而实现并串转换功能。
[0003]然而上述传统的并串转换电路由于PLL的面积较大，导致整个并串转换电路的面积和功耗增大，并且，由于一般的系统级芯片中PLL与多路选择器或FIFO的距离较远，导致PLL产生的多路时钟信号输入到多路选择器或FIFO之后相位发生偏移，造成数据占空比变化，进而导致并串转换误差。同时，在一些低成本、低性能的系统级芯片中甚至不会加入PLL，导致传统的并串转换电路的适用范围降低。

技术实现思路

[0004]本申请提供一种并串转换电路及并串转换时钟信号的生成方法，以在避免并串转换误差的基础上降低并串转换电路的面积和功耗，提高并串转换电路的适用范围。
[0005]本申请提供一种并串转换电路，所述电路包括：
[0006]并串转换子电路、并串转换时钟信号生成子电路和参考时钟生成子电路；
[0007]所述参考时钟生成子电路用于生成参考时钟信号并分别向所述并串转换子电路和并串转换时钟信号生成子电路发送所述参考时钟信号，所述并串转换时钟信号生成子电路用于基于所述参考时钟信号生成并串转换时钟信号；
[0008]所述并串转换子电路包括数据输入单元和与所述数据输入单元电连接的并串转换单元；所述数据输入单元用于基于所述参考时钟信号获取并行数据，所述并串转换单元用于基于所述并串转换时钟信号将所述并行数据转换为串行数据。
[0009]根据本申请提供的一种并串转换电路，所述并串转换时钟信号生成子电路包括延迟单元、延迟确认单元和延迟控制单元；
[0010]所述延迟单元用于基于预设延迟量对所述参考时钟信号进行延迟操作以得到第一并串转换时钟信号，所述延迟确认单元用于确认所述第一并串转换时钟信号的实际延迟量是否与所述预设延迟量相等，所述延迟控制单元用于基于所述延迟确认单元的延迟确认结果生成延迟修正量并反馈给所述延迟单元。
[0011]根据本申请提供的一种并串转换电路，所述延迟单元还用于基于所述延迟修正量
对所述参考时钟信号进行延迟操作以得到更新的第一并串转换时钟信号。
[0012]根据本申请提供的一种并串转换电路，所述延迟确认单元包括第一信号生成子单元、第二信号生成子单元和比较单元；
[0013]所述第一信号生成子单元用于基于所述参考时钟信号和所述第一并串转换时钟信号生成第一比较信号；
[0014]所述第二信号生成子单元用于基于所述参考时钟信号和所述第一并串转换时钟信号生成第二比较信号；
[0015]所述比较单元用于将所述第一比较信号和所述第二比较信号进行比较并生成延迟确认结果。
[0016]根据本申请提供的一种并串转换电路，所述第一信号生成子单元包括同或门和第一积分电路，所述同或门用于对所述参考时钟信号和所述第一并串转换时钟信号进行同或操作得到第二并串转换时钟信号，所述第一积分电路用于对所述第二并串转换时钟信号进行积分操作以生成所述第一比较信号；
[0017]所述第二信号生成子单元包括异或门和第二积分电路，所述异或门用于对所述参考时钟信号和所述第一并串转换时钟信号进行异或操作得到第三并串转换时钟信号，所述第二积分电路用于对所述第三并串转换时钟信号进行积分操作以生成所述第二比较信号；
[0018]所述比较单元包括比较器，所述比较器用于对所述第一比较信号和所述第二比较信号进行比较并生成延迟确认结果。
[0019]根据本申请提供的一种并串转换电路，所述并串转换单元为多路选择器或FIFO存储器；
[0020]在所述并串转换单元为多路选择器的情况下，所述并串转换时钟信号为所述第一并串转换时钟信号；在所述并串转换单元为FIFO存储器的情况下，所述并串转换时钟信号为所述第二并串转换时钟信号或所述第三并串转换时钟信号。
[0021]根据本申请提供的一种并串转换电路，所述延迟控制单元还用于基于所述延迟确认单元的延迟确认结果生成并串转换时钟信号输出指令，所述并串转换时钟信号输出指令用于控制所述第一并串转换时钟信号输入多路选择器或者，用于控制所述第二并串转换时钟信号或第三并串转换时钟信号输入FIFO存储器。
[0022]根据本申请提供的一种并串转换电路，所述数据输入单元包括多个D触发器，各D触发器分别用于基于所述参考时钟信号获取一路数据。
[0023]本申请还提供一种并串转换时钟信号的生成方法，所述方法应用于前述并串转换电路的并串转换时钟信号生成子电路，所述方法包括：
[0024]步骤S1，延迟单元基于预设延迟量对参考时钟信号进行延迟操作以得到第一并串转换时钟信号；
[0025]步骤S2，延迟确认单元同时对所述参考时钟信号和所述第一并串转换时钟信号进行同或和异或操作以得到第二并串转换时钟信号和第三并串转换时钟信号，并分别对所述第二并串转换时钟信号和第三并串转换时钟信号进行积分操作以生成第一比较信号和第二比较信号，将所述第一比较信号和所述第二比较信号进行比较以确认所述第一并串转换时钟信号的实际延迟量是否与所述预设延迟量相等，若相等，跳转执行步骤S4；若不相等，执行步骤S3；
[0026]步骤S3，延迟控制单元基于所述延迟确认单元的延迟确认结果生成延迟修正量并反馈给所述延迟单元，执行步骤S4；
[0027]步骤S4，延迟控制单元生成并串转换时钟信号输出指令以控制所述延迟确认单元向并串转换子电路的并串转换单元输入目标并串转换时钟信号。
[0028]根据本申请提供的一种并串转换时钟信号的生成方法，所述控制所述延迟确认单元向并串转换子电路的并串转换单元输入目标并串转换时钟信号，具体包括：
[0029]在并串转换单元为多路选择器的情况下，控制所述延迟确认单元向所述并串转换单元输入所述第一并串转换时钟信号；
[0030]在并串转换单元为FIFO存储器的情况下，控制所述延迟确认单元向所述并串转换单元输入所述第二并串转换时钟信号或第三并串转换时钟信号。
[0031]本申请提供的并串转换电路及并串转换时钟信号的生成方法，所述电路包括：并串转换子电路、并串转换时钟信号生成子电路和参考时钟生成子电路；所述参考时钟生成子电路用于生成参考时钟信号并分别向所述并串本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种并串转换电路，其特征在于，所述电路包括：并串转换子电路、并串转换时钟信号生成子电路和参考时钟生成子电路；所述参考时钟生成子电路用于生成参考时钟信号并分别向所述并串转换子电路和并串转换时钟信号生成子电路发送所述参考时钟信号，所述并串转换时钟信号生成子电路用于基于所述参考时钟信号生成并串转换时钟信号；所述并串转换子电路包括数据输入单元和与所述数据输入单元电连接的并串转换单元；所述数据输入单元用于基于所述参考时钟信号获取并行数据，所述并串转换单元用于基于所述并串转换时钟信号将所述并行数据转换为串行数据。2.根据权利要求1所述的并串转换电路，其特征在于，所述并串转换时钟信号生成子电路包括延迟单元、延迟确认单元和延迟控制单元；所述延迟单元用于基于预设延迟量对所述参考时钟信号进行延迟操作以得到第一并串转换时钟信号，所述延迟确认单元用于确认所述第一并串转换时钟信号的实际延迟量是否与所述预设延迟量相等，所述延迟控制单元用于基于所述延迟确认单元的延迟确认结果生成延迟修正量并反馈给所述延迟单元。3.根据权利要求2所述的并串转换电路，其特征在于，所述延迟单元还用于基于所述延迟修正量对所述参考时钟信号进行延迟操作以得到更新的第一并串转换时钟信号。4.根据权利要求3所述的并串转换电路，其特征在于，所述延迟确认单元包括第一信号生成子单元、第二信号生成子单元和比较单元；所述第一信号生成子单元用于基于所述参考时钟信号和所述第一并串转换时钟信号生成第一比较信号；所述第二信号生成子单元用于基于所述参考时钟信号和所述第一并串转换时钟信号生成第二比较信号；所述比较单元用于将所述第一比较信号和所述第二比较信号进行比较并生成延迟确认结果。5.根据权利要求4所述的并串转换电路，其特征在于，所述第一信号生成子单元包括同或门和第一积分电路，所述同或门用于对所述参考时钟信号和所述第一并串转换时钟信号进行同或操作得到第二并串转换时钟信号，所述第一积分电路用于对所述第二并串转换时钟信号进行积分操作以生成所述第一比较信号；所述第二信号生成子单元包括异或门和第二积分电路，所述异或门用于对所述参考时钟信号和所述第一并串转换时钟信号进行异或操作得到第三并串转换时钟信号，所述第二积分电路用于对所述第三并串转换时钟信号进行积分操作以生成所述第二比较信号；所述比较单元包括比较器，所述比较器用于对所述第一比较信号和所述第二比较信号进行比较并生...

【专利技术属性】
技术研发人员：苏鹏洲，王晓阳，何亚军，
申请(专利权)人：上海奎芯集成电路设计有限公司，
类型：发明
国别省市：