一种低功耗SerDes并串转换结构制造技术

本发明专利技术公开一种低功耗SerDes并串转换结构，属于SerDes串行通信领域，包括均受并行时钟CLK控制的多相脉冲时钟发生器和多相并串转换器；所述多相脉冲时钟发生器将并行同步时钟周期T等分成N份，输出N路延迟差异为T/N的时钟至所述多相并串转换器；所述多相并串转换器的并串转换数也为N；所述多相脉冲时钟发生器输出N路脉冲时钟，每路脉冲时钟的周期都与并行时钟的周期相等，且每路脉冲时钟的占空比为1/N；每路脉冲时钟与相邻脉冲时钟的相位相差1/N周期。本发明专利技术中整个并串转换的寄存器、驱动器翻转都在低速的并行时钟频率下，降低了寄存器高速翻转的动态功耗。高速翻转的动态功耗。高速翻转的动态功耗。

【技术实现步骤摘要】
一种低功耗SerDes并串转换结构


[0001]本专利技术涉及SerDes串行通信
，特别涉及一种低功耗SerDes并串转换结构。

技术介绍

[0002]SerDes接口是一种广泛用来实现高速数据传输的接口，将需要N路并行数据通过并串转换后获得阵列，然后以N倍的速率将串行数据发送出去。这种接口显著降低了传输的通道，提高了每一比特的利用效果。然而，SerDes接口的并串转换时，不可避免需要将低速的并行数据送入高速的移位寄存器，高速移位寄存的的动态翻转功耗占据了SerDes接口中功耗的相当部分。
[0003]现有的解决方案都是将高速移位寄存器拆解成几段次高速移位移位寄存器，尽可能降低高速移位寄存器的链条长度，但是相关解决方案无法摆脱对高速移位寄存器的需求。

技术实现思路

[0004]本专利技术的目的在于提供一种低功耗SerDes并串转换结构，以解决
技术介绍
中的问题。
[0005]为解决上述技术问题，本专利技术提供了一种低功耗SerDes并串转换结构，包括均受并行时钟CLK控制的多相脉冲时钟发生器和多相并串转换器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低功耗SerDes并串转换结构，其特征在于，包括均受并行时钟CLK控制的多相脉冲时钟发生器和多相并串转换器；所述多相脉冲时钟发生器将并行同步时钟周期T等分成N份，输出N路延迟差异为T/N的时钟至所述多相并串转换器；所述多相并串转换器的并串转换数也为N；所述多相脉冲时钟发生器输出N路脉冲时钟，每路脉冲时钟的周期都与并行时钟的周期相等，且每路脉冲时钟的占空比为1/N；每路脉冲时钟与相邻脉冲时钟的相位相差1/N周期。2.如权利要求1所述的低功耗SerDes并串转换结构，其特征在于，所述多相脉冲时钟发生器包含一个倍频数为1的锁相环和一个多相脉冲提取器，该锁相环输出1:1占空比、相差为1/N周期的N路时钟，N路时钟通过所述多相脉冲提取器得到在一个周期T内只有T/N时刻为高电平，占空比不为1:1的脉冲型时钟。3.如权利要求2所述的低功耗SerDes并串转换结构，其特征在于，所述多相脉冲提取器由N个脉冲提取器构成，每个脉冲提取器包括一个异或门和一个与门；所述...

【专利技术属性】
技术研发人员：邹家轩，谢雨蒙，王展锋，洪锋，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：