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本发明关于高速串行接口无时钟线应用下的并行化解码装置及方法，涉及FPGA芯片应用领域。该装置包括数据接收处理模块、数据发送模块以及本地时钟模块。数据接收处理模块包括依次连接的过采样子模块、并行接收子模块以及解码子模块；数据发送模块包括OSE...
该专利属于无锡华普微电子有限公司所有，仅供学习研究参考，未经过无锡华普微电子有限公司授权不得商用。

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