半导体元件及其制作方法技术

本发公开一种半导体元件及其制作方法。制作半导体元件的方法为，首先提供一基底，该基底具有一第一区域以及一第二区域，然后形成一第一鳍状结构于第一区域以及一第二鳍状结构于第二区域，形成一图案化掩模于第二区域，之后再进行一处理制作工艺扩大第一鳍状结构，由此使第一鳍状结构的上表面不同于第二鳍状结构的上表面。构的上表面。构的上表面。

【技术实现步骤摘要】
半导体元件及其制作方法
[0001]本申请是中国专利技术专利申请(申请号：201710655459.9，申请日：2017年08月03日，专利技术名称：半导体元件及其制作方法)的分案申请。


[0002]本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种扩大鳍状结构顶部的方法。

技术介绍

[0003]近年来，随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non
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planar)的场效晶体管元件，例如鳍状场效晶体管(fin field effect transistor,Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(drain induced barrier lowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。
[0004]一般而言，半导体制作工艺在进入10纳米世代后鳍状结构的临界尺寸(critical dimension,CD)对整个元件的效能扮演了一重要脚色。以现今制备鳍状场效晶体管的制作流程而言，设于核心区(core region)的鳍状结构与输入/输出区(input/output region)的鳍状结构最终均具有约略相同的临界尺寸。然而，由于核心区的元件通常需较大的临界尺寸来提升通道区的容量而输入/输出区则反而需要较小的临界尺寸来改善短通道效应(short channel effect,SCE)，现行设计明显无法同时满足上述两个区域的需求。因此如何在现今场效晶体管的架构下改良此问题即为现今一重要课题。

技术实现思路

[0005]本专利技术一实施例公开一种制作半导体元件的方法。首先提供一基底，该基底具有一第一区域以及一第二区域，然后形成一第一鳍状结构于第一区域以及一第二鳍状结构于第二区域，形成一图案化掩模于第二区域，之后再进行一处理制作工艺扩大第一鳍状结构，由此使第一鳍状结构的上表面不同于第二鳍状结构的上表面。
[0006]本专利技术又一实施例公开一种半导体元件，其主要包含一基底具有一第一区域以及一第二区域、一第一鳍状结构设于第一区域以及一第二鳍状结构设于第二区域，其中第一鳍状结构的下表面等于第二鳍状结构的下表面且第一鳍状结构的上表面不同于第二鳍状结构的上表面。
附图说明
[0007]图1至图6为本专利技术一实施例制作一半导体元件的方法示意图。
[0008]主要元件符号说明
[0009]12
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基底
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14
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第一区域
[0010]16
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第二区域
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18
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第一鳍状结构
[0011]20
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第二鳍状结构
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22
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浅沟隔离
[0012]24
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上半部
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26
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下半部
[0013]28
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第一栅极结构
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30
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第二栅极结构
[0014]32
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介质层
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34
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栅极材料层
[0015]36
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间隙壁
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38
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源极/漏极区域
[0016]40
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接触洞蚀刻停止层
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42
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层间介电层
[0017]44
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图案化掩模
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46
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半导体层
[0018]48
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介质层
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50
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高介电常数介电层
[0019]52
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功函数金属层
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54
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低阻抗金属层
[0020]56
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第一金属栅极
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58
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第二金属栅极
[0021]60
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凹槽
具体实施方式
[0022]请参照图1至图3，其中图1为本专利技术一实施例制作一半导体元件的上视图，图2左半部为图1中沿着切线AA'的剖面示意图，图2右半部为图1中沿着切线BB'的剖面示意图，图3左半部为图1中沿着切线CC'的剖面示意图，图3右半部则为图1中沿着切线DD'的剖面示意图。如图1至图3所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，并于基底上定义一第一区域14与第二区域16，其中第一区域14较佳为一后续用来制备主动元件的核心区而第二区域16则较佳为一用来连结主动元件与周边元件的输入/输出区。
[0023]然后形成多个鳍状结构于基底12上，例如形成第一鳍状结构18于第一区域14以及第二鳍状结构20于第二区域16，再形成一浅沟隔离(shallow trench isolation,STI)22环绕第一鳍状结构18及第二鳍状结构20。在本实施例中，形成浅沟隔离22的方式可先利用一可流动式化学气相沉积(flowable chemical vapor deposition,FCVD)制作工艺形成一氧化硅层于基底12上并完全覆盖各鳍状结构。接着利用化学机械研磨(chemical mechanical polishing,CMP)制作工艺并搭配蚀刻制作工艺去除部分氧化硅层，使剩余的氧化硅层低于鳍状结构表面以形成浅沟隔离22。
[0024]值得注意的是，如图3所示，部分第一鳍状结构18与第二鳍状结构20在形成介质层32的过程中可能被消耗形成二氧化硅而呈现上下不同宽度，因此形成介质层32后各第一鳍状结构18与第二鳍状结构20较佳分别定义出一上半部24以及一下半部26，其中第一区域14与第二区域16中上半本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制作半导体元件的方法，包含：提供一基底，该基底具有第一区域以及第二区域；形成一第一鳍状结构于该第一区域以及一第二鳍状结构于该第二区域；在形成一第一栅极结构于该第一鳍状结构上以及一第二栅极结构于该第二鳍状结构上之后，形成一图案化掩模于该第二区域；进行一处理制作工艺扩大该第一鳍状结构，由此使该第一鳍状结构的上表面不同于该第二鳍状结构的上表面；以及将该第一栅极结构和该第二栅极结构转换成第一金属栅极和第二金属栅极。2.如权利要求1所述的方法，还包含：形成一第一介质层于该第一鳍状结构及该第二鳍状结构上；形成该图案化掩模于该第二区域的该第一介质层上；去除该第一区域的该第一介质层；去除该第二区域的该图案化掩模；以及形成一第二介质层于该第一鳍状结构及该第二鳍状结构上。3.如权利要求1所述的方法，还包含：形成一层间介电层，环绕该第一栅极结构及该第二栅极结构；去除该第一栅极结构以及该第二栅极结构以形成一第一凹槽及第二凹槽；以及在...

【专利技术属性】
技术研发人员：林俊豪，陈信宇，谢守伟，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：