制造半导体器件的方法技术

公开了用于在半导体器件中形成改进的隔离部件的方法以及由该方法形成的半导体器件。在实施例中，制造半导体器件的方法包括在衬底中蚀刻第一沟槽；利用第一可流动化学气相沉积工艺在第一沟槽中沉积第一绝缘层；利用第二可流动化学气相沉积工艺在第一绝缘层上沉积第二绝缘层，第二可流动化学气相沉积工艺具有与第一可流动化学气相沉积工艺不同的工艺参数，并且第一沟槽的部分保持未由第一绝缘层和第二绝缘层填充；以及在未由第一绝缘层和第二绝缘层填充的第一沟槽的部分中形成绝缘鳍。缘层填充的第一沟槽的部分中形成绝缘鳍。缘层填充的第一沟槽的部分中形成绝缘鳍。

【技术实现步骤摘要】
制造半导体器件的方法


[0001]本专利技术的实施例涉及制造半导体器件的方法。

技术介绍

[0002]半导体器件用于各种电子应用，诸如例如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方顺序沉积绝缘或介电层、导电层和半导体材料层，以及使用光刻图案化各种材料层以在其上形成电路组件和元件来制造半导体器件。
[0003]半导体工业通过不断减小最小部件尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。

技术实现思路

[0004]本专利技术的实施例提供了一种制造半导体器件的方法，包括：在衬底中蚀刻第一沟槽；利用第一可流动化学气相沉积工艺在所述第一沟槽中沉积第一绝缘层；利用第二可流动化学气相沉积工艺在所述第一绝缘层上沉积第二绝缘层，其中，所述第二可流动化学气相沉积工艺具有与所述第一可流动化学气相沉积工艺不同的工艺参数，并且其中，所述第一沟槽的部分保持未由所述第一绝缘层和所述第二绝缘层填充；以及在未由所述第一绝缘层和所述第二绝缘层填充的所述第一沟槽的所述部分中形成绝缘鳍。
[0005]本专利技术的另一实施例提供了一种制造半导体器件的方法，包括：在衬底上形成多个鳍，其中，形成与所述鳍相邻的第一沟槽和第二沟槽；通过第一可流动化学气相沉积(FCVD)在所述衬底上沉积第一氧化物层，其中，所述第一氧化物层填充所述第一沟槽，其中，所述第一氧化物层部分地填充所述第二沟槽，并且其中，所述第一沟槽的第一宽度小于所述第二沟槽的第二宽度；以及通过第二可流动化学气相沉积在所述第一氧化物层上沉积第二氧化物层，其中，所述第二氧化物层填充所述第二沟槽的剩余部分。
[0006]本专利技术的又一实施例提供了一种制造半导体器件的方法，包括：在衬底中形成多个沟槽，其中，多个鳍形成为与所述沟槽相邻并且从所述衬底延伸；通过第一可流动化学气相沉积(FCVD)在所述沟槽中沉积第一氧化物层；以及通过第二可流动化学气相沉积在所述第一氧化物层上沉积第二氧化物层，其中，所述第一氧化物层以比所述第二氧化物层更大的共形性沉积。
附图说明
[0007]当结合附图阅读时，从以下详细描述可以最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了讨论的清楚起见，可以任意地增大或减小各种部件的尺寸。
[0008]图1以三维视图示出了根据一些实施例的包括鳍式场效应晶体管(FinFET)的半导体器件的示例。
[0009]图2、图3、图4、图5、图6A、图6B、图7、图8、图9、图10、图11A、图11B、图12A、图12B、图
12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图15D、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22、图23A和图23B是根据一些实施例的半导体器件的制造中的中间阶段的截面图。
具体实施方式
[0010]以下公开提供了许多用于实现本专利技术的不同特征的不同的实施例或示例。下面描述了组件和布置的具体示例以简化本专利技术。当然，这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是用于简单和清楚的目的，并且其本身不指示讨论的实施例和/或配置之间的关系。
[0011]为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。
[0012]各个实施例提供了用于在半导体器件中形成改进的隔离部件的方法以及由所述方法形成的半导体器件。该方法包括在半导体衬底上形成半导体鳍和在半导体鳍上形成隔离结构。可以通过在半导体衬底上沉积第一隔离层和在第一隔离层上沉积第二隔离层来形成隔离结构。可以通过可流动化学气相沉积(FCVD)工艺来沉积第一隔离层和第二隔离层。可以使用不同的工艺参数来沉积第一隔离层和第二隔离层。具体地，使用产生更共形的层的工艺参数沉积第一隔离层或第二隔离层中的一个，并且使用产生具有更好间隙填充的层的工艺参数沉积第一隔离层或第二隔离层中的另一个。使用这种两步沉积工艺形成隔离结构产生隔离结构，该隔离结构填充与一些半导体鳍相邻的第一沟槽，而与其他半导体鳍相邻的第二沟槽未被填充并且具有减小的隔离结构的厚度。这减少了由于第一沟槽的间隙填充不足导致的器件缺陷，同时允许在第二沟槽中形成更大的绝缘鳍(也称为混合鳍或介电鳍)，这改进了器件性能。
[0013]图1示出了根据一些实施例的FinFET的示例。FinFET包括位于衬底50(例如，半导体衬底)上的鳍55。浅沟槽隔离(STI)区域69设置在衬底50中，并且鳍55从相邻的STI区域69之间突出于相邻的STI区域69之上。虽然将STI区域69描述/示出为与衬底50分离，但是如本文所用的，术语“衬底”可以用于指代单独的半导体衬底，或包括STI区域的半导体衬底。此外，虽然鳍55示出为与衬底50一起的单一的、连续的材料，但是鳍55和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍55指的是在相邻的STI区域69之间延伸的部分。
[0014]栅极介电层100沿着鳍55的侧壁并且在鳍55的顶面上延伸，并且栅电极102在栅极介电层100上延伸。外延源极/漏极区域92(例如，源极区域和/或漏极区域)设置在鳍55、栅极介电层100和栅电极102的相对侧上。图1还示出了在后面的图中使用的参考横截面。横截面A
‑
A
’
沿着栅电极102的纵轴并且在例如与FinFET的外延源极/漏极区域92之间的电流流动方向垂直的方向上。横截面B
‑
B
’
垂直于横截面A
‑
A
’
并且沿着鳍55的纵轴并且在例如
FinFET的外延源极/漏极区域92之间的电流流动的方向上。横截面C
‑
C
’
平行于横截面A
‑
A
’
并且延伸穿过FinFET的外延源极/漏极区域92。为清楚起见，随后的图参考了这些参考横截面。
[0015]在使用后栅极工艺形成的鳍式场效应晶体管(FinFET)的上下文中讨论本文讨论的一些实施例。在一些实施例中，可以使用先栅极工艺。一些实施例预期在平面器件(例如，平面场效应晶体管)、纳米结构(本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体器件的方法，包括：在衬底中蚀刻第一沟槽；利用第一可流动化学气相沉积工艺在所述第一沟槽中沉积第一绝缘层；利用第二可流动化学气相沉积工艺在所述第一绝缘层上沉积第二绝缘层，其中，所述第二可流动化学气相沉积工艺具有与所述第一可流动化学气相沉积工艺不同的工艺参数，并且其中，所述第一沟槽的部分保持未由所述第一绝缘层和所述第二绝缘层填充；以及在未由所述第一绝缘层和所述第二绝缘层填充的所述第一沟槽的所述部分中形成绝缘鳍。2.根据权利要求1所述的方法，其中，所述第一绝缘层和所述第二绝缘层包括二氧化硅。3.根据权利要求1所述的方法，其中，所述第一可流动化学气相沉积工艺和所述第二可流动化学气相沉积工艺包括将所述衬底暴露于三甲硅烷基胺和氨气。4.根据权利要求3所述的方法，其中，所述第一可流动化学气相沉积工艺包括以从800sccm至1000sccm的范围内的第一流速将所述三甲硅烷基胺分配到沉积室中和以从40sccm至80sccm的范围内的第二流速将所述氨气分配到所述沉积室中，并且其中，所述第二可流动化学气相沉积工艺包括以从800sccm至1000sccm的范围内的第三流速将所述三甲硅烷基胺分配到所述沉积室中和以从20sccm至30sccm的范围内的第四流速将所述氨气分配到所述沉积室中。5.根据权利要求3所述的方法，其中，所述第一可流动化学气相沉积工艺包括以从800sccm至1000sccm的范围内的第一流速将所述三甲硅烷基胺分配到沉积室中和以从20sccm至30sccm的范围内的第二流速将所述氨气分配到所述沉积室中，并且其中，所述第二可流动化学气相沉积工艺包括以从800sccm至1000sccm的范围内的第三流速将所述三甲硅烷基胺分配到所述沉积室中和以从40sccm至80sccm的范围内的第四流速将所述氨气分配到所述沉积室中。6.根据权利要求1所述的方法，其中，所述第一绝缘层在所述第一沟槽的底面上形成为具有在与所述衬底的主表面垂直的第一方向上的第一厚度，其中，所述第一绝缘层在所述第一沟槽的侧表面上形成为具有在与...

【专利技术属性】
技术研发人员：萧宇正，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：