一种芯片内多列DIE堆叠结构制造技术

本实用新型专利技术涉及芯片堆叠技术领域，尤其涉及一种芯片内多列DIE堆叠结构，包括基板、DIE晶粒、FOW层和金属引线，所述基板上的第一堆叠区和第二堆叠区上从下至上依次堆叠有若干DIE晶粒，相邻的DIE晶粒之间填充有FOW层，第一堆叠区和第二堆叠区的两侧设有单排触点列和双排触点组，双排触点组包括交错排列设置的外触点列和内触点列，DIE晶粒两侧通过金属引线与基板连接。本实用新型专利技术中，通过指定方式进行堆叠内存方式，实现高位宽存储颗粒及其他高位宽芯片，同时还可保证芯片内等长控制需求，将高速信号的等长控制在基板上优化，实现芯片满载运行，解决高位宽芯片平铺状态下基板面积的占用问题，也兼顾高度及芯片性能，排除芯片内部DIE颗粒的不平整性。DIE颗粒的不平整性。DIE颗粒的不平整性。

【技术实现步骤摘要】
一种芯片内多列DIE堆叠结构


[0001]本技术涉及芯片堆叠
，尤其涉及一种芯片内多列DIE堆叠结构。

技术介绍

[0002]芯片堆叠多用于节省芯片面积及减小芯片功耗的方向，此种形式的使用，可以减少PCB上器件占用面积，减小芯片功耗，是目前降低功耗及产品轻薄化、小型化的主流方向，片内堆叠当前场景下多为单列堆叠，实际应用中常常由于结构限制，对芯片高度又一定限制，常采用多颗芯片同时使用的情况；结构受限的情况下，为达到多位宽的效果，常用做法是在PCB板上添加多颗芯片，这种做法会在PCB布局和走线过程中增大占用面积，以及拉长信号及电源线，增加单板功耗，目前芯片内单列堆叠存在一定问题和风险，使得多位宽芯片常规状态下高度过高、功耗较高、发热严重，有鉴于此，有必要对目前的芯片堆叠予以改进，以解决上述问题；
[0003]本
技术介绍
部分中公开的以上信息仅用于理解本专利技术构思的
技术介绍
，并且因此，它可以包含不构成现有技术的信息。

技术实现思路

[0004]本技术的目的在于提供一种芯片内多列DIE堆叠结构，以解决上述背景技术中提出的问题。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片内多列DIE堆叠结构，包括基板(1)、DIE晶粒(5)、FOW层(6)和金属引线(7)，其特征在于，所述基板(1)的一侧设置有第一堆叠区(21)，基板(1)的另一侧设置有第二堆叠区(22)，并且第一堆叠区(21)和第二堆叠区(22)上从下至上依次堆叠设置有若干DIE晶粒(5)，其中相邻的DIE晶粒(5)之间填充有FOW层(6)，所述第一堆叠区(21)的两侧和第二堆叠区(22)的两侧设置有单排触点列(3)，所述第一堆叠区(21)的两侧和第二堆叠区(22)的两侧还对称设置有双排触点组(4)，双排触点组(4)包括外触点列(41)和内触点列(42)，并且外触点列(41)和内触点列(42)之间为交错排列设置，所述DIE晶粒(5)两侧分别连接有金属引线(7)，金属引线(7)的另一端与基板(1...

【专利技术属性】
技术研发人员：赵婉，冯瑞，
申请(专利权)人：西安哲威电子科技有限公司，
类型：新型
国别省市：