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本实用新型涉及芯片堆叠技术领域，尤其涉及一种芯片内多列DIE堆叠结构，包括基板、DIE晶粒、FOW层和金属引线，所述基板上的第一堆叠区和第二堆叠区上从下至上依次堆叠有若干DIE晶粒，相邻的DIE晶粒之间填充有FOW层，第一堆叠区和第二堆叠区...
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