一种时脉监控电路、微控制器，及其控制方法，所述时脉监控电路包括一监测器和一可调计数器。监测器监控一待测时脉。可调计数器根据一参考时脉来计算一整数，并设定一目标数字。若关于待测时脉的一稳定信号出现翻转，则可调计数器会将目标数字由一较大数字切换为一较小数字。可调计数器能执行一自动检测程序以传送一检查信号至监测器。回应于检查信号，若待测时脉无法被检测到，则监测器不会回传任何确认信号至可调计数器，而可调计数器将逐渐增加所述整数。当所述整数等于目标数字时，可调计数器将产生一失败信号。数器将产生一失败信号。数器将产生一失败信号。
【技术实现步骤摘要】
时脉监控电路、微控制器，及其控制方法
[0001]本专利技术涉及一种时脉监控电路，尤其涉及一种具有自动检测功能的时脉监控电路。
技术介绍
[0002]在传统微控制器当中，时脉监控电路通常是在待测时脉已经稳定后才会进行相关的检测程序。另外，若是待测时脉突然消失，也往往要花费不少时间才能被发现到，这会造成整体系统的可靠度降低。有鉴于此，势必要提出一种全新的解决方案，以克服现有技术所面临的问题。
技术实现思路
[0003]在一优选实施例中，本专利技术提出一种时脉监控电路，包括：一监测器，监控一待测时脉；以及一可调计数器，根据一参考时脉来计算一整数，并设定一目标数字；其中若关于所述待测时脉的一稳定信号出现翻转，则所述可调计数器会将所述目标数字由一第一数字切换为一第二数字，其中第一数字大于第二数字；所述可调计数器能执行一自动检测程序以传送一检查信号至所述监测器；回应于所述检查信号，若所述待测时脉无法被检测到，则所述监测器不会回传任何确认信号至所述可调计数器，而所述可调计数器将逐渐增加所述整数；其中当所述整数等于所述目标数字时，所述可调计数器将产生一失败信号。
[0004]在一些实施例中，回应于所述检查信号，若所述待测时脉能被检测到，则所述监测器将会回传一确认信号至所述可调计数器，以重设所述可调计数器的所述整数。
[0005]在一些实施例中，所述稳定信号于初始时会维持在低逻辑电平，并于一既定时间之后才上升至高逻辑电平。
[0006]在一些实施例中，所述第一数字等于100。
[0007]在一些实施例中，所述第二数字等于2。
[0008]在一些实施例中，所述稳定信号于一第一阶段中为低逻辑电平且于一第二阶段中为高逻辑电平。
[0009]在一些实施例中，所述可调计数器于所述第一阶段期间和所述第二阶段期间皆能执行所述自动检测程序。
[0010]在一些实施例中，所述时脉监控电路还包括：一重置器，其中当所述失败信号被产生时，所述重置器将会传送一回复信号至所述可调计数器，以将所述失败信号由高逻辑电平拉回到低逻辑电平。
[0011]在另一优选实施例中，本专利技术提出一种控制方法，包括下列步骤：通过一监测器，监控一待测时脉；通过一可调计数器，根据一参考时脉来计算一整数，并设定一目标数字；若关于所述待测时脉之一稳定信号出现翻转，则将所述目标数字由一第一数字切换为一第二数字，其中第一数字大于第二数字；执行一自动检测程序以传送一检查信号至所述监测器；回应于所述检查信号，若所述待测时脉无法被检测到，则不会回传任何确认信号至所述
可调计数器，并逐渐增加所述可调计数器的所述整数；以及当所述整数等于所述目标数字时，产生一失败信号。
[0012]在一些实施例中，所述控制方法还包括：回应于所述检查信号，若所述待测时脉能被检测到，则回传一确认信号至所述可调计数器，以重设所述可调计数器的所述整数。
[0013]在一些实施例中，所述控制方法更包括：当所述失败信号被产生时，传送一回复信号至所述可调计数器，以将所述失败信号由高逻辑电平拉回至低逻辑电平。
[0014]在另一个优选实施例中，本专利技术提出一种微控制器，包括：一监测器，监控一待测时脉；以及一可调计数器，根据一参考时脉来计算一整数，并设定一目标数字；若关于所述待测时脉的一稳定信号出现翻转，则所述可调计数器会将所述目标数字由一第一数字切换为一第二数字，其中第一数字大于第二数字；所述可调计数器能执行一自动检测程序以传送一检查信号至所述监测器；回应于所述检查信号，若所述待测时脉无法被检测到，则所述监测器不会回传任何确认信号至所述可调计数器，而所述可调计数器将逐渐增加所述整数；其中当所述整数等于所述目标数字时，所述可调计数器将产生一失败信号。
附图说明
[0015]图1示出了根据本专利技术的一实施例所述的时脉监控电路的示意图。
[0016]图2示出了根据本专利技术的一实施例所述的时脉监控电路的信号波形图。
[0017]图3示出了根据本专利技术的另一实施例所述的时脉监控电路的示意图。
[0018]图4A、图4B示出了根据本专利技术的一实施例所述的控制方法的流程图。
[0019]附图标记：
[0020]100,300:时脉监控电路(微控制器)
[0021]110:可调计数器
[0022]120:监测器
[0023]201:第一虚线框
[0024]202:第二虚线框
[0025]203:第三虚线框
[0026]204:第四虚线框
[0027]330:重置器
[0028]BG:整数
[0029]BT:目标数字
[0030]SA:确认信号
[0031]SC:检查信号
[0032]SF:失败信号
[0033]SR:回复信号
[0034]SS:稳定信号
[0035]RCLK:参考时脉
[0036]TCLK:待测时脉
[0037]TD:既定时间
具体实施方式
[0038]为让本专利技术的目的、特征和优点能更明显易懂，下文特举出本专利技术的具体实施例，并配合附图，在下文中作详细说明。
[0039]在说明书及权利要求当中使用了某些词汇来指称特定的器件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个器件。本说明书及权利要求并不以名称的差异来作为区分器件的方式，而是以器件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”一词为开放式的用语，故应解释成“包含但不仅限定于”。“大致”一词则是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，达到所述基本的技术效果。此外，“耦接”一词在本说明书中包含任何直接及间接的电连接手段。因此，若文中描述一第一装置耦接至一第二装置，则代表所述第一装置可直接电连接至所述第二装置，或经由其它装置或连接手段而间接地电连接至所述第二装置。
[0040]图1是根据本专利技术一实施例所述的时脉监控电路(Clock Monitor Circuit)100的示意图。时脉监控电路100可以应用于一微控制器(Microcontroller)当中，但亦不仅限于此。如图1所示，时脉监控电路100至少包括一可调计数器(Tunable Counter)110和一监测器(Monitor)120，其均可通过集成电路(Integrated Circuit)来实施。在另一些实施例中，时脉监控电路100自身亦可置换为一微控制器100。
[0041]可调计数器110可根据一参考时脉(Reference Clock)RCLK来计算一整数(Integer)BG，并可设定一目标数字(Target Number)BT。举例而言，整数BG初始时可为0，并可选择性地根据参考时脉RCLK来增加，但亦不仅限于此。目标数字BT可以是大于或是等于2的任一整数。另外，监测器120可监控一待测时脉(Clock Under Test)TCLK本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种时脉监控电路，其特征在于，包括：一监测器，监控一待测时脉；以及一可调计数器，根据一参考时脉来计算一整数，并设定一目标数字；若关于所述待测时脉的一稳定信号出现翻转，则所述可调计数器会将所述目标数字由一第一数字切换为一第二数字，其中所述第一数字大于所述第二数字；所述可调计数器能执行一自动检测程序以传送一检查信号至所述监测器；回应于所述检查信号，若所述待测时脉无法被检测到，则所述监测器不会回传任何确认信号至所述可调计数器，而所述可调计数器将逐渐增加所述整数；当所述整数等于所述目标数字时，所述可调计数器将产生一失败信号。2.如权利要求1所述的时脉监控电路，其特征在于，回应于所述检查信号，若所述待测时脉能被检测到，则所述监测器将会回传一确认信号至所述可调计数器，以重设所述可调计数器的所述整数。3.如权利要求1所述的时脉监控电路，其特征在于，所述稳定信号在初始时会维持于低逻辑电平，并于一既定时间之后才上升至高逻辑电平。4.如权利要求1所述的时脉监控电路，其特征在于，所述稳定信号于一第一阶段中为低逻辑电平且于一第二阶段中为高逻辑电平。5.如权利要求4所述的时脉监控电路，其特征在于，所述可调计数器于所述第一阶段期间和所述第二阶段期间皆能执行所述自动检测程序。6.如权利要求1所述的时脉监控电路，其特征在于，还包括：一重置器，其中当所述失败信号被产生时，所述重置器将会传送一回复信号至所述可调计数器，以将所述失败信号由高逻辑电平拉回至低逻辑电平。7.一种控制方法，其特征在于，包括下列步骤：通过一监...
【专利技术属性】
技术研发人员：林玮玲，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：
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