比较器电路以及驱动电路制造技术

本发明专利技术提供一种低功耗的比较器电路以及驱动电路。本实施方式的比较器电路(30)包括：比较器元件(31)，输出表示第一输入信号的值与第二输入信号的值是否一致的一致信号；FF电路(33)，具有被提供固定电位的数据输入端子(D)和时钟输入端子(CK)，响应对所述时钟输入端子(CK)的自时钟信号，保持数据输入端子(D)的值；以及时钟生成电路(32)，基于来自FF电路(33)的输出信号和一致信号(Z)，生成自时钟信号。生成自时钟信号。生成自时钟信号。

【技术实现步骤摘要】
【国外来华专利技术】比较器电路以及驱动电路


[0001]本公开涉及比较器电路以及驱动电路。

技术介绍

[0002]在专利文献1中公开了液晶显示装置的水平驱动电路。在专利文献1的图2中，比较器对计数器输出与数字图像数据的像素值进行比较。比较器将表示两者一致的一致脉冲输出到D型触发器电路。并且，正极性开关和负极性开关与D型触发器的输出联动地切换。
[0003]进而，专利文献1的水平驱动电路包括比较器时钟/计数器时钟生成电路部。比较器时钟/计数器时钟生成电路部根据外部时钟生成比较器时钟和计数器时钟。
[0004]现有技术文献
[0005]专利文献
[0006]专利文献1：日本特开2013
‑
105166号公报。

技术实现思路

[0007]在专利文献1中，根据来自外部的时钟信号生成比较器时钟。因此，在来自外部的时钟信号的传输中需要较大的缓冲器，难以降低功耗。
[0008]本专利技术是鉴于上述问题而完成的，其目的在于提供一种低功耗的比较器电路以及驱动电路。
[0009]本实施方式的比较器电路包括：比较器元件，输出表示第一输入信号的值与第二输入信号的值是否一致的一致信号；触发器电路，具有被提供固定电位的数据输入端子和时钟输入端子，响应对所述时钟输入端子的自时钟信号，保持所述数据输入端子的值；以及时钟生成电路，根据来自所述触发器电路的输出信号和所述一致信号，生成所述自时钟信号。
[0010]根据本专利技术，能够提供具有低功耗的比较器电路以及驱动电路。
附图说明
[0011]图1是表示使用了比较器电路的驱动电路的构成的电路图。
[0012]图2是表示比较器电路的动作的时序图。
[0013]图3是表示比较例的包括比较器电路的驱动电路的电路图。
[0014]图4是表示使用了驱动电路的液晶显示装置的构成的图。
具体实施方式
[0015]以下，参照附图对应用了本专利技术的具体实施方式进行详细说明。但是，本公开并不限定于以下的实施方式。另外，为了使说明更加清楚，以下的记载以及附图进行了适当简化。
[0016]以下，对本实施方式的比较器电路和使用该比较器电路的驱动电路进行说明。图1
是表示包括比较器电路30的驱动电路100的电路图。具体而言，图1所示的驱动电路是液晶显示装置的1列像素的水平驱动电路。图2是表示比较器电路30的动作的时序图。
[0017]驱动电路100包括锁存电路10、计数器20和比较器电路30。在此，10位的图像数据DATA被输入到驱动电路100。即，1个像素用1024灰度(＝10位)来表现。当然，图像数据的位数没有特别限定。
[0018]锁存信号LATCH和图像数据DATA被输入到锁存电路10。锁存电路10响应锁存信号LATCH锁存10位的图像数据DATA。锁存电路10将锁存的图像数据DATA并行地输出到比较器电路30。将从锁存电路10输出的图像数据DATA设为锁存输出A。锁存输出A是10位并行数据。在图2中，锁存输出A的值为α。
[0019]计数器时钟信号CNT_CLOCK和计数器复位信号CNT_RST被输入到计数器20。计数器20与计数器时钟信号CNT_CLOCK同步地执行计数动作。例如，计数器20以计数器时钟信号CNT_CLOCK的时钟频率对计数值进行递增计数。计数器20将计数动作的计数值输出到比较器电路30。
[0020]另外，计数器20响应计数器复位信号CNT_RST将计数值复位为初始值。此外，计数器复位信号CNT_RST对应于水平扫描频率。计数器20的输出为10位。因此，计数器20将计数值从0增加到1023。计数器20将10位的计数值输出到比较器电路30。将从计数器20输出的计数值设为计数器输出B。计数器输出B是10位并行数据。如图2所示，计数器输出B按照α
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1、α、α+1的顺序递增计数。
[0021]比较器电路30包括比较器元件31、时钟生成电路32和FF(触发器)电路33。比较器电路30是基于自身的输出生成自时钟信号的自时钟比较器电路。因此，比较器电路30中没有输入来自外部的时钟信号。
[0022]比较器元件31对锁存输出A和计数器输出B进行比较。比较器元件31生成表示锁存输出A与计数器输出B一致的一致信号Z。比较器元件31将一致信号Z输出到时钟生成电路32。锁存输出A和计数器输出B分别成为10位的并行数据。比较器元件31对锁存输出A和计数器输出B的各位进行比较。比较器元件31在锁存输出A与计数器输出B的所有位一致时，判定为锁存输出A与计数器输出B一致。
[0023]在锁存输出A与计数器输出B一致的情况下，比较器元件31使一致信号Z生效(assert)。在锁存输出A与计数器输出B不同的情况下，比较器元件31使一致信号Z失效。因此，一致信号Z成为图2所示的正的脉冲信号。在计数器输出B的值为α时，一致信号Z成为高电平。在计数器输出B的值不是α时，一致信号Z成为低电平。
[0024]时钟生成电路32基于来自比较器电路30的一致信号Z和时钟生成电路32的输出信号，生成自时钟信号。时钟生成电路32将自时钟信号输出到FF电路33。
[0025]例如，时钟生成电路32包括NAND(与非)电路。具体而言，时钟生成电路32与比较器元件31的输出端子和FF电路33的反相输出端子QB连接。因此，来自比较器元件31的一致信号Z和FF电路33的反相输出信号被输入到时钟生成电路32。时钟生成电路32输出一致信号Z和反相输出信号的NAND(与非)。将来自时钟生成电路32的输出信号设为内部信号Z1。时钟生成电路32将内部信号Z1输出到FF电路33。
[0026]FF电路33是D型触发器电路。FF电路33包括数据输入端子D、时钟输入端子CK、同相输出端子Q和反相输出端子QB。时钟生成电路32的输出与时钟输入端子CK连接。向时钟输入
端子CK输入内部信号Z1。FF电路33响应内部信号Z1对数据输入端子D的数据值进行采样并保持。FF电路33保持1位的值。
[0027]从同相输出端子Q输出与FF电路33所保持的数据值对应的同相输出信号。FF电路33从反相输出端子QB输出将同相输出信号反相后的反相输出信号。反相输出信号成为来自比较器电路30的输出信号OUT。在FF电路33所保持的输入数据的值为1的情况下，同相输出信号成为高电平，反相输出信号成为低电平。在FF电路33所保持的输入数据的值为0的情况下，同相输出信号成为低电平，反相输出信号成为高电平。
[0028]向FF电路33输入比较器复位信号CMP_RST。FF电路33响应比较器复位信号CMP_RST对所保持的数据进行复位。由此，FF电路33所保持的数据值成为0。FF电路33在因比较器复位信号CMP_RST而被复位时，反相输出信号成为高电平，同相输出信号成为低电平。
[0029]固定的电源电压VDD作为输入数据输入到数据输入端子D。因此，始终向数据输入端子D供给固定电位。时钟输本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种比较器电路，包括：比较器元件，输出表示第一输入信号的值与第二输入信号的值是否一致的一致信号；触发器电路，包括时钟输入端子和被提供固定电位的数据输入端子，并响应向所述时钟输入端子输入的自时钟信号而对所述数据输入端子的值进行保持；以及时钟生成电路，基于来自所述触发器电路的输出信号和所述一致信号，生成所述自时钟信号。2.如权利要求1所述的比较器电路，其中，在向所述触发器电路输入用于将输出复位的复位信号之后，所述触发器电路的输出在所述一致信号的下降沿发生变化。3.如权利要求1或2所述的比较器电路，其中，所述触发器...

【专利技术属性】
技术研发人员：玛塔，
申请(专利权)人：JVC建伍株式会社，
类型：发明
国别省市：