一种时钟监控电路及监控自校准方法技术

本发明专利技术提出了一种时钟监控电路及监控自校准方法。所述时钟监控电路包括高频时钟模块、待测低频时钟模块、模式选择模块、检测模块、备用使用模块和时钟切换调频模块；所述高频时钟模块和待测低频时钟模块的时钟信号输出端与所述模式选择模块的时钟信号输入端相连；所述模式选择模块的信号输出端与检测模块的信号输入端相连；所述检测模块和备用模块侧信号输出端与所述时钟切换调频模块的信号输入端相连。入端相连。入端相连。

【技术实现步骤摘要】
一种时钟监控电路及监控自校准方法


[0001]本专利技术一种时钟监控电路及监控自校准方法，属于电子电路


技术介绍

[0002]时钟对于集成电路的芯片控制部分起着极其重要的作用，一旦在运行过程中系统时钟出现问题，芯片的功能也会受到很大的影响。因此为了提高芯片的可靠性，要对芯片的时钟进行监控，以保证芯片能够工作在正常状态。目前，时钟监控的技术大多只能检测到时钟丢失，且电路设计复杂，功能不够完善，功耗较大，且不具有普遍性。可见当前现有技术的时钟监控电路存在如下缺点：
[0003](1))电路设计复杂，功耗大，难以实现，成本较高；
[0004](2)功能单一，只能检测到时钟丢失或频率异常中的一种；
[0005](3)一般只可检测占空比50％的时钟，或者同步时钟，不利于功能扩展复用；
[0006](4)对参考时钟要求严格，实现困难；
[0007](5)因为无法判断错误类型无法自校准。

技术实现思路

[0008]为了解决上述现有技术中的缺点，本专利技术提供了一种时钟监控电路及监控自校准方法，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟监控电路，其特征在于，所述时钟监控电路包括高频时钟模块、待测低频时钟模块、模式选择模块、检测模块、备用使用模块和时钟切换调频模块；所述高频时钟模块和待测低频时钟模块的时钟信号输出端与所述模式选择模块的时钟信号输入端相连；所述模式选择模块的信号输出端与检测模块的信号输入端相连；所述检测模块和备用模块侧信号输出端与所述时钟切换调频模块的信号输入端相连。2.根据权利要求1所述时钟监控电路，其特征在于，所述时钟监控电路通过模式选择模块确定检测模式，其中，所述检测模式包括：模式1：只检测所述待测低频时钟模块输出的时钟信号是否出现变快变慢和是否停止；设置n个周期检测一次并设置是否开启边沿检测休眠模式；模式2：检测所述待测低频时钟模块输出的时钟信号在每个周期是否变快变慢和是否停止，检测时钟占空比是否出现变化。3.一种时钟监控电路的监控自校准方法，其特征在于，所述监控自校准方法包括：对所述时钟监控电路进行使能设置，设置内容包括周期错误阈值、占空比错误阈值、快时钟停止错误阈值和检测周期；将相位无关的高频时钟clk_m和待测低频时钟clk同时输入值模式选择模块；通过模式选择模块对检测模式进行选择确定；在选择确定后对所述待测低频时钟clk进行检测。4.根据权利要求3所述监控自校准方法，其特征在于，所述检测模式包括：模式1：只检测所述待测低频时钟模块输出的时钟信号是否出现变快变慢和是否停止；设置n个周期检测一次并设置是否开启边沿检测休眠模式；模式2：检测所述待测低频时钟模块输出的时钟信号在每个周期是否变快变慢和是否停止，检测时钟占空比是否出现变化。5.根据权利要求4所述监控自校准方法，其特征在于，所述模式1对应的检测过程包括：设定检测周期为n；在第1和第n个周期时，在上升沿之间对待测低频时钟clk进行计数，在奇数周期使用加法器在设定的初值上进行加法计数，在偶数周期使用减法器在加法结果基础上进行减法计数，获得计数结果；将计数结果与初值对比，获得对比值
△
；若计数结果大于初值，则对比值
△
＝结果
‑
初值；若计数结果小于初值，则对比值
△
＝初值
‑
结果；判断对比值
△
是否在周期错误阈值内，若在周期错误阈值内，则视为正常工作，若不在周期错误阈值内，则视为出错，并根据计数结果与初值的大小关系判断出错情况；当开启边沿检测休眠模式时，设置检测周期为n≥2，此时将记录第一个时钟周期两个上升沿之间的计数结果c1，当c1+c2+
……
+cn≤n
×
(c1

【专利技术属性】
技术研发人员：马博雅，袁国顺，余红江，
申请(专利权)人：苏州漠陀半导体科技有限公司，
类型：发明
国别省市：