一种高硬件效率的物理不可克隆函数电路制造技术

本发明专利技术提出了一种高硬件效率的物理不可克隆函数电路。所述物理不可克隆函数电路包括熵源电路、熵源提取器和响应生成器；所述熵源电路的熵源信号端与所述熵源提取器的提取信号端电连接；所述响应生成器与所述熵源电路进行电连接；所述熵源电路包括一个或多个可配置延时单元。延时单元。延时单元。

【技术实现步骤摘要】
一种高硬件效率的物理不可克隆函数电路


[0001]本专利技术提出了一种高硬件效率的物理不可克隆函数电路，属于集成电路


技术介绍

[0002]随着现代集成电路设计技术的发展和数字芯片制造水平的提升，芯片可以实现的功能越来越丰富，芯片在社会中扮演着越来越重要的角色。因此，芯片的安全也成为了备受重视的问题，而物理不可克隆函数已经被认为是现代安全系统的基本组成部分。利用硅芯片制造过程中不可避免的物理变化和工艺偏差，物理不可克隆函数可以产生独一无二的激励响应对，通过激励响应对可以实现芯片的安全认证或配合其他部件完成数据的加解密操作。
[0003]目前物理不可克隆函数电路的设计通常基于存储单元的亚稳态、线延迟以及环形振荡器。其中，基于环形振荡器结构的物理不可克隆函数通常具有功耗大、面积大、硬件效率低的缺点。现有中国专利是《一种基于延时链的可配置物理不可克隆函数电路》(CN109460681B)，虽然提出了一种不可克隆函数电路，但该技术仍然需要使用较大的硬件资源。因此，可总结当前不克隆函数电路存在以下几个缺点：
[0004](1)电路设计复杂，功耗大，难以实现，成本较高；
[0005](2)功能单一，无法同时用于设备认证和密钥生成；
[0006](3)占用面积大，不利于系统扩展。

技术实现思路

[0007]本专利技术提供了一种用于保护芯片安全的高硬件效率的物理不可克隆函数电路，用以解决现有基于环形振荡器结构的物理不可克隆函数的上述现有技术存在的问题，所采取的技术方案如下：<br/>[0008]一种高硬件效率的物理不可克隆函数电路，所述物理不可克隆函数电路包括熵源电路、熵源提取器和响应生成器；所述熵源电路的熵源信号端与所述熵源提取器的提取信号端电连接；所述响应生成器与所述熵源电路进行电连接；所述熵源电路包括一个或多个可配置延时单元(CDU)。
[0009]进一步地，所述可配置延时单元包括Path1电路、Path2电路和一个或门电路；所述Path1电路和Path2电路为从可配置延时单元的输入端X到输出端Y完全对称的两条路径；所述Path1电路和Path2电路的信号输出端分别与所述或门电路的两个信号输入端对应相连；所述或门电路的信号输出端即为可配置延时单元的输出端Y。
[0010]进一步地，所述Path1电路包括一个非门电路和一个与门电路；所述非门电路的信号输入端与运行触发信号端C电连接；所述非门电路的信号输出端与所述与门电路的一个信号输入端电连接；所述与门电路的另一个信号输入端与所述可配置延时单元的输入端X电连接，所述输入端X用于接入输入信号X；所述与门电路的信号输出端即为所述Path1电路
信号输出端。
[0011]进一步地，所述Path2电路包括一个与门电路；所述与门电路的一个信号输入端与运行触发信号端C电连接；所述与门电路的另一个信号输入端与所述可配置延时单元的输入端X电连接；所述与门电路的信号输出端即为所述Path2电路信号输出端。
[0012]进一步地，所述可配置延时单元的运行过程包括：
[0013]当C＝0时，所述输入端X输入的输入信号x经由Path 1电路流向输出端Y；
[0014]当C＝1时，所述输入端X输入的输入信号x经由Path 2电路流向输出端Y。
[0015]进一步地，所述输入端X输入的输入信号x经由Path 1电路流向输出端Y，包括：
[0016]当C＝0时，Path 2电路上的与门保持关闭，即输出恒为0，输入端X的“1”值无法传播；
[0017]所述Path 1电路上的与门电路输入端连接的是被非门电路反相后的运行触发信号c；
[0018]所述与门电路维持打开状态，用于传播输入信号x的“0”值和“1”值，即输入信号x经由Path 1电路流向输出端Y。
[0019]进一步地，当C＝1时，所述输入端X输入的输入信号x经由Path 2电路流向输出端Y，包括：
[0020]Path 1电路上的与门电路的一隔输入端被反相后的运行触发信号c保持关闭，即输出恒为0，输入信号x的“1”值无法传播；
[0021]所述Path 1电路上的与门电路的输入端连接的是未经非门电路反相的运行触发信号c；
[0022]所述与门电路维持打开的状态，用于传播输入信号x的“0”值和“1”值，即输入信号x经由Path 2电路流向输出端Y。
[0023]进一步地，所述熵源提取器包括环形振荡器、一个与门控制器和一个反相器；所述反相器用于将熵源电路纳入环形振荡器；所述与门控制器设置于所述反相器的链路上，用于使物理不可克隆函数只在用户开启的情况下进行工作。
[0024]进一步地，所述响应生成器包括激励控制器、频率测量模块、定时器模块和响应生成模块；所述激励控制器与所述一个或多个可配置延时单元电连接；所述频率测量模块的信号输入端与所述熵源电路的信号输出端电连接；所述频率测量模块的信号输出端与所述响应生成模块的信号输入端电连接；所述定时器模块与所述频率测量模块电连接；
[0025]其中，所述响应生成模块是本专利技术中的响应提取器，所述响应生成模块内部中包括两个寄存器，通过比较两个所述寄存器的值得到响应输出。
[0026]进一步地，所述响应生成器运行过程包括：
[0027]用户通过软件控制激励控制器产生预先设置的特定位数的激励信号；其中，所述特定位数中的每一位的激励信号使所述可配置延时单元的输入端X到输出端Y具有不同的延迟，并且，所述特定位数n的取值范围为3&lt;n&lt;30。
[0028]利用使能端EN控制所述物理不可克隆函数电路是否工作；
[0029]在所述使能端EN和可配置延时单元的共同控制下，所述频率测量模块对当前激励控制器生成的频率进行频率测量；其中，所述频率测量的时间窗由定时器决定。
[0030]本专利技术有益效果：
[0031]本专利技术提出的一种高硬件效率的物理不可克隆函数电路的电路结构简单，电路运行功耗低，电路实现难度低且成本低，并且，能够最大限度降低电路整体尺寸和所占用空间，有效提高体积缩小化程度；同时，本专利技术提出的物理不可克隆函数电路通过逻辑电路设置和构成结构能够同时实现设备认证和密钥生成的多功能作用。另一方面，本专利技术提出的一种高硬件效率的物理不可克隆函数电路其能够有效提高可配置延时单元的个数配置，通过提高可配置延时单元的扩展性进而提高电路处理效率。并且，本专利技术提出的所述可配置延时单元内部结构能够在进行可配置延时单元个数扩展和功能增加的情况下，最大限度降低电路尺寸。
附图说明
[0032]图1为本专利技术所述可配置延时单元的电路原理图；
[0033]图2为本专利技术所述物理不可克隆函数电路的电路原理图。
具体实施方式
[0034]以下结合附图对本专利技术的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本专利技术，并不用于限定本专利技术。
[0035]本专利技术实施例提出了一种高硬本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高硬件效率的物理不可克隆函数电路，其特征在于，所述物理不可克隆函数电路包括熵源电路、熵源提取器和响应生成器；所述熵源电路的熵源信号端与所述熵源提取器的提取信号端电连接；所述响应生成器与所述熵源电路进行电连接；所述熵源电路包括一个或多个可配置延时单元。2.根据权利要求1所述物理不可克隆函数电路，其特征在于，所述可配置延时单元包括Path1电路、Path2电路和一个或门电路；所述Path1电路和Path2电路为从可配置延时单元的输入端X到输出端Y完全对称的两条路径；所述Path1电路和Path2电路的信号输出端分别与所述或门电路的两个信号输入端对应相连；所述或门电路的信号输出端即为可配置延时单元的输出端Y。3.根据权利要求2所述物理不可克隆函数电路，其特征在于，所述Path1电路包括一个非门电路和一个与门电路；所述非门电路的信号输入端与运行触发信号端C电连接；所述非门电路的信号输出端与所述与门电路的一个信号输入端电连接；所述与门电路的另一个信号输入端与所述可配置延时单元的输入端X电连接，所述输入端X用于接入输入信号X；所述与门电路的信号输出端即为所述Path1电路信号输出端。4.根据权利要求2所述物理不可克隆函数电路，其特征在于，所述Path2电路包括一个与门电路；所述与门电路的一个信号输入端与运行触发信号端C电连接；所述与门电路的另一个信号输入端与所述可配置延时单元的输入端X电连接；所述与门电路的信号输出端即为所述Path2电路信号输出端。5.根据权利要求2所述物理不可克隆函数电路，其特征在于，所述可配置延时单元的运行过程包括：当C＝0时，所述输入端X输入的输入信号x经由Path 1电路流向输出端Y；当C＝1时，所述输入端X输入的输入信号x经由Path 2电路流向输出端Y。6.根据权利要求5所述物理不可克隆函数电路，其特征在于，所述输入端X输入的输入信号x经由Path 1电路流向输出端Y，包括：当C＝0时，Path 2电路上的与门保持关闭，即输出恒为0，输入端X的“1”值无法传播；所述Path 1电路上的与门电路输入端连接的是被非门电路反相后...

【专利技术属性】
技术研发人员：罗祖锋，袁国顺，余红江，
申请(专利权)人：苏州漠陀半导体科技有限公司，
类型：发明
国别省市：