数据处理控制系统技术方案

本发明专利技术提供了一种数据处理控制系统，包括存储模块、缓存模块、若干算法模块、乘法器、第一控制模块、至少一个除法器模块，分时复用乘法器和除法器模块，无需大量的乘法器和除法器，同时也提高了乘法器和除法器模块的利用率，减小了芯片的功耗，并且将最终参数统一存储到存储模块，而无需小存储阵列，在存储容量相同的情况下，降低了存储模块的面积。降低了存储模块的面积。降低了存储模块的面积。

【技术实现步骤摘要】
数据处理控制系统


[0001]本专利技术涉及半导体芯片
，尤其涉及一种数据处理控制系统。

技术介绍

[0002]在智能化产品广泛应用的今天，以“CIS+ISP”的架构成为其中不可或缺的一部分。超高清CMOS图像传感器(CMOS image sensor，CIS)的使用对图像数据处理(Image Signal Processing，ISP)能力提出了更高的要求，尤其是算法处理中计算单元的使用及存储模块的写入控制。
[0003]目前ISP芯片设计中，部分图像算法使用了大量乘法器和除法器且使用过程相对独立，部分不同位宽的乘法器和除法器在图像行间或帧间使用效率很低，却占用了大量硬件电路。对于算法计算的参数结果，则会以大量D触发器寄存器阵列形式存储。这使得芯片中乘、除法器和存储单元占用面积过大、有效利用率不高、增加芯片功耗。
[0004]因此，有必要提供一种新型的数据处理控制系统以解决现有技术中存在的上述问题。

技术实现思路

[0005]本专利技术的目的在于提供一种数据处理控制系统，降低乘法器、除法器和存储单元占用面积、提高乘法器和除法器的利用率。
[0006]为实现上述目的，本专利技术的所述数据处理控制系统，包括存储模块、缓存模块、若干算法模块、乘法器、第一控制模块、至少一个除法器模块；
[0007]所述缓存模块与若干所述算法模块、第一控制模块、所述除法器模块和所述存储模块连接，用于缓存若干所述算法模块、所述第一控制模块和所述除法器模块的数据，并按顺序写入所述存储模块；<br/>[0008]所述第一控制模块与所述乘法器、若干所述算法模块连接，用于从若干所述算法模块接收乘数据，按照所述算法模块的算法计算顺序将相应乘数据传输至所述乘法器，并将所述乘法器的过程参数回传至相应算法模块或将所述乘法器的最终参数传写入所述缓存模块；
[0009]所述除法器模块与若干所述算法模块连接，用于从若干所述算法模块接收除数据，对所述除数据进行除法逻辑运算，并将所述除法模块的过程参数回传至相应算法模块或将所述除法模块的最终参数传写入所述缓存模块。
[0010]所述数据处理控制系统的有益效果在于：所述第一控制模块与所述乘法器、若干所述算法模块连接，用于从若干所述算法模块接收乘数据，按照所述算法模块的算法计算顺序将相应乘数据传输至所述乘法器，并将所述乘法器的过程参数回传至相应算法模块或将所述乘法器的最终参数传写入所述缓存模块，所述除法器模块与若干所述算法模块连接，用于从若干所述算法模块接收除数据，对所述除数据进行除法逻辑运算，并将所述除法模块的过程参数回传至相应算法模块或将所述除法模块的最终参数传写入所述缓存模块，
分时复用乘法器和除法器模块，无需大量的乘法器和除法器，同时也提高了乘法器和除法器模块的利用率，减小了芯片的功耗，并且将最终参数统一存储到存储模块，而无需小存储阵列，在存储容量相同的情况下，降低了存储模块的面积。
[0011]可选地，所述除法器模块包括第二控制模块和除法器，所述第二控制模块与若干所述算法模块、所述除法器、所述缓存模块连接，所述第二控制模块用于从若干所述算法模块接收所述除数据，将相应除数据传输至所述除法器，并将所述除法器的过程参数回传至相应算法模块或将所述除法器的最终参数传写入所述缓存模块。
[0012]可选地，所述第二控制模块包括第一同步模块、第二同步模块、第一计数器和第二计数器；
[0013]所述第一计数器和所述第二计数器均用于对第二时钟信号计数；
[0014]所述第一同步模块与若干所述算法模块、所述除法器、所述第一计数器连接，用于接收第一组除数据和第二组除数据，将所述第一组除数据和所述第二组除数据从第一时钟同步信号到第二时钟信号，根据所述第一计数器计数结果的最低位的交替变化将所述第一组除数据和第二组除数据输入至所述除法器；
[0015]所述除法器与所述第二计数器、所述第二同步模块连接，用于对所述第一组除数据和第二组除数据进行除逻辑运算，以分别得到第一除运算结果和第二除运算结果，并根据所述第二计数器计数结果的最低位的交替变化将所述第一除运算结果和所述第二除运算结果输入至所述第二同步模块；
[0016]所述第二同步模块与若干所述算法模块、所述缓存模块连接，用于将所述第一除运算结果和所述第二除运算结果从第二时钟信号同步到第一时钟信号，然后回传至相应算法模块或写入所述缓存模块；
[0017]所述第一时钟信号为所述算法模块的时钟信号，且所述第二时钟信号的频率为所述第一时钟信号的两倍。
[0018]可选地，所述除法器的位宽大于或等于若干所述算法模块输出的所有除数据的中的最大位宽。
[0019]可选地，所述第一同步模块还用于对所述第一组除数据和所述第二组除数据进行补位，以使所述第一组除数数据的位宽和所述第二组除数数据的位宽等于所述除法器的位宽。
[0020]可选地，所述乘法器的位宽大于或等于若干所述算法模块输出的所有乘数据的中的最大位宽。
[0021]可选地，所述第一控制模块还用于对所述乘数据进行补位，以使所述乘数据的位宽等于所述乘法器的位宽。
[0022]可选地，所述缓存模块包括缓存器和第三控制模块，所述缓存器与若干所述算法模块、第一控制模块、所述除法器模块、所述第三控制模块连接，所述第三控制模块与所述缓存器和所述存储模块连接，用于将所述缓存器中的数据写入所述存储模块。
[0023]可选地，所述第三控制模块还用于与总线连接，将总线数据写入所述存储模块，且总线数据的优先级高于所述缓存器中的数据的优先级。
[0024]可选地，所述缓存器为异步先进先出存储器或异步随机存取存储器。
附图说明
[0025]图1为本专利技术一些实施例中数据处理控制系统的结构框图；
[0026]图2为本专利技术一些实施例中乘法器的输出时序图；
[0027]图3为本专利技术一些实施例中第二控制模块的结构示意图；
[0028]图4为本专利技术一些实施例中第二控制模块的时序图；
[0029]图5为本专利技术一些实施例中APB总线的时序示意图；
[0030]图6为本专利技术一些实施例中算法模块的最终参数写入存储模块的节点示意图。
具体实施方式
[0031]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合本专利技术的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本专利技术所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
[0032]针对现有技术存在的问题，本专利技术的实施例提供了一种数据处理控制系统。参照图1，所述数据处理控本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据处理控制系统，其特征在于，包括存储模块、缓存模块、若干算法模块、乘法器、第一控制模块、至少一个除法器模块；所述缓存模块与若干所述算法模块、第一控制模块、所述除法器模块和所述存储模块连接，用于缓存若干所述算法模块、所述第一控制模块和所述除法器模块的数据，并按顺序写入所述存储模块；所述第一控制模块与所述乘法器、若干所述算法模块连接，用于从若干所述算法模块接收乘数据，按照所述算法模块的算法计算顺序将相应乘数据传输至所述乘法器，并将所述乘法器的过程参数回传至相应算法模块或将所述乘法器的最终参数传写入所述缓存模块；所述除法器模块与若干所述算法模块连接，用于从若干所述算法模块接收除数据，对所述除数据进行除法逻辑运算，并将所述除法模块的过程参数回传至相应算法模块或将所述除法模块的最终参数传写入所述缓存模块。2.根据权利要求1所述的数据处理控制系统，其特征在于，所述除法器模块包括第二控制模块和除法器，所述第二控制模块与若干所述算法模块、所述除法器、所述缓存模块连接，所述第二控制模块用于从若干所述算法模块接收所述除数据，将相应除数据传输至所述除法器，并将所述除法器的过程参数回传至相应算法模块或将所述除法器的最终参数传写入所述缓存模块。3.根据权利要求2所述的数据处理控制系统，其特征在于，所述第二控制模块包括第一同步模块、第二同步模块、第一计数器和第二计数器；所述第一计数器和所述第二计数器均用于对第二时钟信号计数；所述第一同步模块与若干所述算法模块、所述除法器、所述第一计数器连接，用于接收第一组除数据和第二组除数据，将所述第一组除数据和所述第二组除数据从第一时钟同步信号到第二时钟信号，根据所述第一计数器计数结果的最低位的交替变化将所述第一组除数据和第二组除数据输入至所述除法器；所述除法器与所述第二计数器、所述第二同步模块连接，用于对所述第一组除数据和第二组除数据进行除逻...

【专利技术属性】
技术研发人员：穆旭明，唐志祺，李林，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：