数据处理器和电子设备制造技术

技术编号:37357445 阅读:7 留言:0更新日期:2023-04-27 07:07
本公开提供了一种数据处理器和电子设备,该处理器包括:数据预处理电路配置为对经由输入端接收的待处理数据进行预处理,得到第一运算结果;确定电路与数据预处理电路电连接,配置为根据待处理数据的标识符和在后处理周期的待处理数据的标识符,确定当前处理周期的待处理数据与在后处理周期的待处理数据是否为累加数据,得到确定结果;数据归一化电路与确定电路电连接,配置为将第一运算结果进行归一化处理;以及根据确定结果,将归一化后的第一运算结果输出至数据预处理电路;数据运算电路与数据归一化电路电连接,配置为对归一化后的第一运算结果进行处理,得到针对当前处理周期的第二运算结果。的第二运算结果。的第二运算结果。

【技术实现步骤摘要】
数据处理器和电子设备


[0001]本公开涉及浮点数的运算
,更具体地,涉及一种数据处理器和电子设备。

技术介绍

[0002]随着人工智能以及大数据技术的快速发展,对计算机的计算能力要求越来越高。各类机器学习算法如混合精度训练(Mixed Precision Training,MPT)在增加神经网络大小时会提高计算的准确性,但同时也会增加训练模型的内存和计算需求。MPT使用半精度浮点数(Float Point 32,FP16)存储权重和梯度,在减少占用内存的同时起到了加速训练的效果。
[0003]相关技术中,为了尽量不丢失精度的同时便于浮点运算,通常使用非标的FP48(Float Point 48)来保存累加(Psum)结果。以及,为了支持多种数据类型(如Int8、Uint8、Int1 6、FPl 6)的Psum运算,计算单元采用加法器复用的形式来节省面积。由于浮点数的加法单次运算需要经过对阶、尾数求和、规格化、舍入和溢出检测等五个步骤,这些步骤通常需要2~3个时钟周期(Clock Cycle)来完成运算过程。对于主频高的网络处理器(NPU)芯片需要更多的时钟来进行运算处理。
[0004]然而,在连续相同地址的数据需要累加运算的情况下,浮点加法器由于不能像整型数据加法一样单时钟周期产生运算结果,就会产生数据等待。这样会降低加法器的利用率,影响浮点数的计算速度。

技术实现思路

[0005]本公开提出了一种数据处理器和电子设备。
[0006]根据本公开的第一方面,提出了一种数据处理器,包括:数据预处理电路,包括输入端和输出端;数据预处理电路配置为对经由输入端接收的待处理数据进行预处理,得到第一运算结果,其中,待处理数据包括标识符,以及经由输出端输出第一运算结果;确定电路,与数据预处理电路电连接,配置为根据待处理数据的标识符和在后处理周期的待处理数据的标识符,确定当前处理周期的待处理数据与在后处理周期的待处理数据是否为累加数据,得到确定结果;其中,在后处理周期为当前处理周期的下一处理周期;数据归一化电路,与确定电路电连接,配置为将第一运算结果进行归一化处理;以及根据确定结果,将归一化后的第一运算结果输出至数据预处理电路;数据运算电路,与数据归一化电路电连接,配置为对归一化后的第一运算结果进行处理,得到针对当前处理周期的第二运算结果。
[0007]例如,数据归一化电路包括:数据归一化子电路,与确定电路电连接,配置为将第一运算结果进行归一化处理,得到归一化后的第一运算结果;第一寄存器,与数据归一化子电路电连接,配置为将归一化后的第一运算结果进行延时处理,得到延时后的第一运算结果;以及根据确定结果,将延时后的第一运算结果输出至数据预处理电路;其中,延时后的第一运算结果用于预处理在后处理周期的待处理数据,以完成对在后处理周期的待处理数据的处理。
[0008]例如,数据运算电路包括:舍入子电路,配置为对归一化后的第一运算结果进行舍入处理,得到舍入后的第一运算结果;溢出检查子电路,配置为对舍入后的第一运算结果进行溢出检查,得到溢出检查结果;后舍入子电路,配置为根据溢出检查结果,对舍入后的第一运算结果进行后舍入处理,得到针对当前处理周期的第二运算结果。
[0009]例如,数据预处理电路包括:移位对阶子电路,配置为对待处理数据进行移位对阶处理,得到第一中间数据;第一运算子电路,配置为对第一中间数据进行运算处理,得到第一运算结果。
[0010]例如,待处理数据包括第一处理数据和第二处理数据,第一处理数据和第二处理数据均包括指数位和尾数;其中,移位对阶子电路还配置为:根据第一处理数据的指数位和第一处理数据的指数位,得到指数位差值;根据指数位差值,将第一处理数据和第二处理数据进行逻辑移位,以使第一处理数据的指数位和第二处理数的指数位对齐,得到第一中间数据。
[0011]例如,第一运算子电路还配置为:将第一处理数据的尾数和第二处理数据的尾数进行运算和进位修正处理,得到第一运算结果;其中,第一运算结果包括尾数和、较大的指数位、前导1和截位;尾数和为第一处理数据的尾数和第二处理数据的尾数之和;较大的指数位为第一处理数据的指数位和第二处理数据的指数位中较大的指数位;前导1根据尾数和得到,前导1用于指示冗余的符号位;截位为第一处理数据的指数位和第二处理数据的指数位中指数位较小的处理数据进行移位对阶后截掉的尾数位。
[0012]例如,数据归一化子电路配置为:根据前导1,对尾数和和截位进行拼接移位处理,得到归一化后的第一运算结果。
[0013]例如,还包括:第二寄存器,与数据运算电路电连接,用于存储来自数据运算电路的第二运算结果。
[0014]例如,累加数据指示相邻处理周期的待处理数据为来自相同地址的数据。
[0015]根据本公开实施例的第二方面,提供了一种电子设备,包括至少一个本公开提供的数据处理器。
[0016]根据公开实施例的技术方案,提供了一种数据处理器。在多个处理周期,该处理器通过对当前处理周期及下一处理周期的待处理数据进行数据类型判断,以使在待处理数据为累加数据的情况下,将当前处理周期的中间数据输入至下一处理周期进行数据预处理,以提升数据运算速度,避免下一处理周期的数据等待时间过长。
附图说明
[0017]通过下面结合附图说明本公开实施例,将使本公开实施例的上述及其它目的、特征和优点更加清楚。应注意,贯穿附图,相同的元素由相同或相近的附图标记来表示。图中:
[0018]图1示出了根据本公开一实施例的浮点数的编码的示意图;
[0019]图2示出了根据本公开一实施例的数据处理器的结构框图;
[0020]图3A~3B示出了根据本公开一实施例的连续多个处理周期的待处理数据的输入示意图;
[0021]图4示出了根据本公开另一实施例的数据处理器的结构框图;
[0022]图5是根据本公开的一个实施例的可以应用数据处理器的电子设备的框图。
具体实施方式
[0023]为使本公开实施例的目的、技术方案和优点更加清楚,下面将结合本公开实施例中的附图,对本公开实施例中的技术方案进行清楚、完整的描述。显然,所描述的实施例是本公开的一部分实施例,而不是全部。基于所描述的本公开实施例,本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。在以下描述中,一些具体实施例仅用于描述目的,而不应该理解为对本公开有任何限制,而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时,将省略常规结构或构造。应注意,图中各部件的形状和尺寸不反映真实大小和比例,而仅示意本公开实施例的内容。
[0024]除非另外定义,本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。应注意,这里使用的术语应解释为具有与本说明书的上下文相一致的含义,而不应以理想化或过于刻板的方式来解释。
[0025]图中示出了一些方框图和/或流程图。应理解,方框图和/或流程图中的一些方框或其组本文档来自技高网
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【技术保护点】

【技术特征摘要】
1.一种数据处理器,包括:数据预处理电路,包括输入端和输出端;所述数据预处理电路配置为对经由所述输入端接收的待处理数据进行预处理,得到第一运算结果,其中,所述待处理数据包括标识符,以及经由所述输出端输出所述第一运算结果;确定电路,与所述数据预处理电路电连接,配置为根据所述待处理数据的标识符和在后处理周期的待处理数据的标识符,确定当前处理周期的待处理数据与所述在后处理周期的待处理数据是否为累加数据,得到确定结果;其中,所述在后处理周期为所述当前处理周期的下一处理周期;数据归一化电路,与所述确定电路电连接,配置为将所述第一运算结果进行归一化处理;以及根据所述确定结果,将归一化后的第一运算结果输出至所述数据预处理电路;数据运算电路,与所述数据归一化电路电连接,配置为对所述归一化后的第一运算结果进行处理,得到针对所述当前处理周期的第二运算结果。2.根据权利要求1所述的处理器,其中,所述数据归一化电路包括:数据归一化子电路,与所述确定电路电连接,配置为将所述第一运算结果进行归一化处理,得到归一化后的第一运算结果;第一寄存器,与所述数据归一化子电路电连接,配置为将所述归一化后的第一运算结果进行延时处理,得到延时后的第一运算结果;以及根据所述确定结果,将延时后的第一运算结果输出至所述数据预处理电路;其中,所述延时后的第一运算结果用于预处理所述在后处理周期的待处理数据,以完成对所述在后处理周期的待处理数据的处理。3.根据权利要求1所述的处理器,其中,所述数据运算电路包括:舍入子电路,配置为对所述归一化后的第一运算结果进行舍入处理,得到舍入后的第一运算结果;溢出检查子电路,配置为对所述舍入后的第一运算结果进行溢出检查,得到溢出检查结果;后舍入子电路,配置为根据所述溢出检查结果,对所述舍入后的第一运算结果进行后舍入处理,得到针对所述当前处理周期的第二运算结果。4.根据权利要求1所述的处理器...

【专利技术属性】
技术研发人员:孙浩威孙福海
申请(专利权)人:北京奕斯伟计算技术股份有限公司
类型:发明
国别省市:

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