零扩展52比特整数融合乘法加法和减法指令制造技术

本公开总体涉及零扩展52比特整数融合乘法加法和减法指令。一种处理器包括指令集体系结构，其具有指令来对一组52比特整数执行数据并行乘法，以及另外的指令，这些另外的指令额外地对数据并行乘法的中间乘积执行加法或减法。操作的52比特结果然后被零扩展到64比特。法。操作的52比特结果然后被零扩展到64比特。法。操作的52比特结果然后被零扩展到64比特。

【技术实现步骤摘要】
零扩展52比特整数融合乘法加法和减法指令


[0001]本公开总体涉及零扩展52比特整数融合乘法加法和减法指令。

技术介绍

[0002]隐私保护机器学习(privacy
‑
preserving machine learning，PPML)是一个即将到来的趋势，它使得能够在保持数据隐私的同时从数据中学习。PPML技术包括使用安全执行技术、联合学习、安全多方计算以及同态加密(homomorphic encryption，HE)。HE是一种加密形式，它使得能够对加密的数据进行计算。然而，HE方案在计算上是昂贵的。因此，减少HE的计算费用的技术有益于PPML和其他隐私保护分析技术，这些技术使得能够对私密数据执行计算，而不将底层数据暴露给计算设备。

技术实现思路

[0003]根据本公开的第一实施例，提供了一种处理器，包括：第一电路，用于将指令解码成经解码的指令，所述指令指示出第一源操作对象、第二源操作对象以及目的地操作对象；以及第二电路，包括用于执行所述经解码的指令的处理资源，其中，响应于所述经解码的指令，所述处理资源被配置为：对所述第一源操作对象和所述第二源操作对象的相应64比特数据元素中的52比特数据值执行按元素乘法，以生成一组中间结果，所述中间结果存储由对所述52比特数据值执行的按元素乘法产生的104比特中间乘积；对于具有第一操作码的经解码的指令，将所述104比特中间乘积的高52比特零扩展到64比特值；对于具有第二操作码的经解码的指令，将所述104比特中间乘积的低52比特零扩展到64比特值；以及将所述64比特值紧缩成紧缩数据类型，并且将所述紧缩数据类型存储在由所述目的地操作对象指定的位置。
[0004]根据本公开的第二实施例，提供了一种处理器，包括：第一电路，用于将指令解码成经解码的指令，所述指令指示出第一源操作对象、第二源操作对象、第三源操作对象以及目的地操作对象；以及第二电路，包括用于执行所述经解码的指令的处理资源，其中，响应于所述经解码的指令，所述处理资源被配置为：对所述第二源操作对象和所述第三源操作对象的相应64比特数据元素中的52比特数据值执行按元素乘法，以生成一组中间结果，所述中间结果存储由对所述52比特数据值执行的按元素乘法产生的104比特中间乘积；对于具有第一操作码的经解码的指令：将所述104比特中间乘积的高52比特零扩展到第一64比特数据值；对所述第一64比特数据值和所述第一源操作对象的64比特数据元素内的第二64比特数据值执行算术操作；对所述第二64比特数据值的低52比特进行零扩展以生成第三64比特数据值；以及将所述第三64比特数据值紧缩成紧缩数据类型并且将所述紧缩数据类型存储在指定的目的地位置。
[0005]根据本公开的第三实施例，提供了一种方法，包括：取得指令并且将该指令解码成经解码的指令，所述指令具有多个源操作对象和一个或多个目的地操作对象；执行所述经解码的指令，其中，执行所述经解码的指令包括：对所述多个源操作对象中的两个源操作对
象的相应64比特数据元素中的52比特数据值执行按元素乘法，以生成一组中间结果，所述中间结果存储由对所述52比特数据值的乘法产生的104比特中间乘积；对于具有第一操作码的经解码的指令，对所述104比特中间乘积的高52比特进行零扩展以生成64比特结果值；对于具有第二操作码的经解码的指令，对所述104比特中间乘积的低52比特进行零扩展以生成所述64比特结果值；以及将所述64比特结果值紧缩成紧缩数据类型，并且将所述紧缩数据类型存储在由目的地操作对象指定的位置。
[0006]根据本公开的第四实施例，提供了一种系统，包括：网络接口；存储器设备，被配置为存储指令，所述指令提供同态加密加速库，所述指令包括用于加速同态加密操作的基元；一个或多个处理器，与所述存储器设备和所述网络接口耦合，所述一个或多个处理器执行存储在所述存储器设备中的指令，所述指令使得所述一个或多个处理器被配置为：经由所述网络接口接收一组加密数据，其中，该组加密数据是经由同态加密方案来加密的；以及经由所述同态加密加速库提供的基元对该组加密数据执行算术操作，所述算术操作包括对多组52比特数据值执行的数据并行乘法
‑
减法操作，其中，所述数据并行乘法
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减法操作是通过由所述一个或多个处理器执行的单个指令来执行的。
附图说明
[0007]在附图中以示例而非限制方式图示了本专利技术，附图中相似的标记表示类似的要素，并且其中：
[0008]图1图示了可以用于经由HE执行PPML的系统；
[0009]图2图示了同态评估器，它被配置为执行硬件加速的同态加密操作；
[0010]图3图示了一组用于执行52比特乘法、乘法
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加法和乘法
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减法操作的整数指令，这些操作可以用于加速数论变换操作；
[0011]图4图示了根据一实施例的执行向量紧缩52比特乘法指令的电路；
[0012]图5A
‑
图5B图示了根据一实施例的执行向量紧缩52比特乘法
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加法或乘法
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减法指令的电路；
[0013]图6图示了根据本文描述的实施例的执行52比特向量紧缩乘法指令的方法；
[0014]图7图示了根据本文描述的实施例的执行52比特向量紧缩乘法
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加法或乘法
‑
减法指令的方法；
[0015]图8是根据一实施例的处理系统的框图；
[0016]图9A
‑
图9B图示了由本文描述的实施例提供的计算系统和图形处理器；
[0017]图10A
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图10B图示了处理器和关联的处理器体系结构的示例性有序管线和示例性寄存器重命名、无序发出/执行管线；
[0018]图11图示了根据本文描述的实施例的执行单元电路；
[0019]图12是根据一些实施例的寄存器体系结构的框图；
[0020]图13图示了根据一实施例的指令格式的实施例；
[0021]图14图示了指令格式的寻址字段的实施例；
[0022]图15图示了指令格式的第一前缀的实施例；
[0023]图16A
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图16D图示了根据一些实施例的第一前缀的R、X和B字段的使用；
[0024]图17A
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图17B图示了根据实施例的第二前缀；
[0025]图18图示了根据实施例的第三前缀；
[0026]图19图示了根据一实施例的与使用软件指令转换器来将源指令集中的二进制指令转换成目标指令集中的二进制指令进行对比的框图；
[0027]图20A
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图20D图示了IP核开发和可以从不同的IP核组装成的关联封装组合件；以及
[0028]图21图示了根据本文描述的各种实施例的可以使用一个或多个IP核制造的示例性集成电路和关联的处理器。
具体实施方式
[0029]出于说明目的，记载了许多具本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种处理器，包括：第一电路，用于将指令解码成经解码的指令，所述指令指示出第一源操作对象、第二源操作对象以及目的地操作对象；以及第二电路，包括用于执行所述经解码的指令的处理资源，其中，响应于所述经解码的指令，所述处理资源被配置为：对所述第一源操作对象和所述第二源操作对象的相应64比特数据元素中的52比特数据值执行按元素乘法，以生成一组中间结果，所述中间结果存储由对所述52比特数据值执行的按元素乘法产生的104比特中间乘积；对于具有第一操作码的经解码的指令，将所述104比特中间乘积的高52比特零扩展到64比特值；对于具有第二操作码的经解码的指令，将所述104比特中间乘积的低52比特零扩展到64比特值；以及将所述64比特值紧缩成紧缩数据类型，并且将所述紧缩数据类型存储在由所述目的地操作对象指定的位置。2.如权利要求1所述的处理器，其中，所述第二电路被配置为执行64比特乘64比特乘法操作以生成包括所述104比特中间乘积的一组128比特数据值。3.如权利要求2所述的处理器，其中，所述第二电路包括所述处理器的整数单元的乘法器电路。4.如权利要求1所述的处理器，其中，所述第二电路被配置为执行52比特乘52比特乘法操作以生成包括所述104比特中间乘积的一组104比特数据值。5.如权利要求4所述的处理器，其中，所述第二电路包括所述处理器的双精度浮点单元的乘法器电路，所述双精度浮点单元被配置为执行52比特乘52比特整数乘法操作。6.如权利要求1所述的处理器，其中，所述第一源操作对象和所述第二源操作对象各自是包括两个64比特数据元素的128比特紧缩数据值，并且指定的目的地位置是128比特向量寄存器。7.如权利要求1所述的处理器，其中，所述第一源操作对象和所述第二源操作对象各自是包括四个64比特数据元素的256比特紧缩数据值，并且指定的目的地位置是256比特向量寄存器。8.如权利要求1所述的处理器，其中，所述第一源操作对象和所述第二源操作对象各自是包括八个64比特数据元素的512比特紧缩数据值，并且指定的目的地位置是512比特向量寄存器。9.如权利要求1至8中任一项所述的处理器，其中，所述处理器是通用处理单元。10.如权利要求1至8中任一项所述的处理器，其中，所述处理器是通用图形处理单元。11.一种处理器，包括：第一电路，用于将指令解码成经解码的指令，所述指令指示出第一源操作对象、第二源操作对象、第三源操作对象以及目的地操作对象；以及第二电路，包括用于执行所述经解码的指令的处理资源，其中，响应于所述经解码的指令，所述处理资源被配置为：对所述第二源操作对象和所述第三源操作对象的相应64比特数据元素中的52比特数
据值执行按元素乘法，以生成一组中间结果，所述中间结果存储由对所述52比特数据值执行的按元素乘法产生的104比特中间乘积；对于具有第一操作码的经解码的指令：将所述104比特中间乘积的高52比特零扩展到第一64比特数据值；对所述第一64比特数据值和所述第一源操作对象的64比特数据元素内的第二64比特数据值执行算术操作；对所述第二64比特数据值的低52比特进行零扩展以生成第三64比特数据值；以及将所述第三64比特数据值紧缩成紧缩数据类型并且将所述紧缩数据类型存储在指定的目的地位置。12.如权利要求11所述的处理器，其中，所述算术操作是减法操作，并且所述第一操作码与52比特乘法
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减法指令相关联。13.如权利要求11所述的处理器，其中，所述算术操作是加法操作，并且所述第一操作码与52比特乘法
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加法指令相关联。14.如权利要求11所述的处理器，其中，所述第二电路还用于：对于具有第二操作码的经解码的指令：对所述104比特中间乘积的高52比特和所述第一源操作对象的64比特数据元素的低52比特执行算术操作以生成中间值，其中，所述中间值是52比特或53比特中间值；对所述中间值进行零扩展以生成...

【专利技术属性】
技术研发人员：法比安，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：