多层间套刻标记及其制备方法技术

本发明专利技术提供的一种多层间套刻标记及其制备方法中，仅通过量测层间套刻标记相对底套刻标记之间的层间对位精度、量测顶测试套刻标记和底套刻标记之间的第一测试精度或量测顶测试套刻标记和层间套刻标记之间的第二测试精度。之后根据第一测试精度和层间对位精度，或者根据第二测试精度和层间对位精度即可获得顶套刻标记对应的补偿精度。使得获取顶套刻标记对应的顶对位精度的过程简单、准确化，如此有效提升最终制备而成的半导体结构的性能。有效提升最终制备而成的半导体结构的性能。有效提升最终制备而成的半导体结构的性能。

【技术实现步骤摘要】
多层间套刻标记及其制备方法


[0001]本专利技术涉及半导体
，特别涉及多层间套刻标记及其制备方法。

技术介绍

[0002]在现代集成电路制备工艺中，不同功能的器件会集成在一起制备，它们之间需要很好的连接对准精度，而现代集成电路制备工艺的制备过程通常通过多次光刻工艺以形成多层不同功能的器件。而光刻对位精度是光刻工艺成败与否的重要检测标准，用以表征两个光刻层次叠对的好坏程度。
[0003]光刻工艺中，层间对位精度是指两层之间的套刻测量误差，是通过量测分别位于两层结构中的两个量测标识之间的偏移值获得。对于仅有两层结构的半导体结构来说，量测分别位于两层结构的量测标识之间的偏移值即可获得对对位精度。但对于三层以上的半导体结构来说，量测获取对位精度将非常困难。
[0004]具体的，假设半导体结构具有三层结构，从下往上依次为底结构层、中间结构层及顶结构层。则相应的对位精度包括：中间结构层相对底结构层的对位精度，顶结构层相对底结构层的对位精度，顶结构层相对底结构层的对位精度。
[0005]为保证三层结构进行套刻的精准性，上述所述的对位精度均需满足设计要求。其中，中间结构层对底结构层是单层间对准，满足对位精度简单。但是，顶结构层对中间结构层、顶结构层对底结构层属于多层间的对准，满足对位精度就比较困难。现有技术中，通常是同时通过测量顶结构层相对中间结构层的对位精度、顶结构层相对底结构层的对位精度来获得顶结构层的对位精度。但上述获取顶结构层的对位精度的方法太过复杂化，且需要同时测量顶结构层相对中间结构层的对位精度和顶结构层相对底结构层的对位精度。

技术实现思路

[0006]本专利技术的目的在于提供一种多层间套刻标记及其制备方法，以解决现有技术中获取顶层结构的对位精度的方法过于复杂化的问题。
[0007]为解决上述技术问题，本专利技术提供一种多层间套刻标记的制备方法，包括：
[0008]提供衬底；
[0009]在所述衬底上依次形成层叠的底套刻标记、层间套刻标记及顶测试套刻标记；
[0010]测量所述层间套刻标记相对所述底套刻标记的层间对位精度、测量所述顶测试套刻标记相对所述底套刻标记的第一测试对位精度或测量所述顶测试套刻标记相对所述层间套刻标记的第二测试对位精度；
[0011]根据所述层间对位精度和所述第一测试对位精度获取顶套刻标记对应的第一补偿精度，或者根据所述层间对位精度和所述第二测试对位精度获取所述顶套刻标记对应的第二补偿精度；
[0012]去除所述顶测试套刻标记，并根据所述第一补偿精度或所述第二补偿精度在所述层间套刻标记上形成顶套刻标记。
[0013]可选的，获取所述第一补偿精度的方法包括：
[0014]根据公式C1＝(B1+B1
‑
A1)*X％计算以获取所述第一补偿精度；
[0015]其中，所述C1表示第一补偿精度，所述B1表示第一测试对位精度，所述A1表示所述层间对位精度，所述X％表示顶套刻标记相对所述底套刻标记和所述层间套刻标记的第一侧重比。
[0016]可选的，所述X％的范围为：0％～100％。
[0017]可选的，获取所述第二补偿精度的方法包括：
[0018]根据公式C2＝(B2+B2+A1)*Y％计算以获取所述第二补偿精度；
[0019]其中，所述C2表示第二补偿精度，所述B2表示第二测试对位精度，所述A1表示所述层间对位精度，所述Y％表示顶套刻标记相对所述底套刻标记和所述层间套刻标记的第二侧重比。
[0020]可选的，所述Y％的范围为：0％～100％。
[0021]可选的，获取所述层间对位精度的方法包括：
[0022]建立坐标系，并将所述层间套刻标记和所述底套刻标记的中心点投影至所述坐标系中；
[0023]获取所述层间套刻标记的中心点相对所述底套刻标记的中心点的第一偏移值，并将所述第一偏移值记作所述层间对位精度。
[0024]可选的，获取所述第一测试对位精度的方法包括：
[0025]建立坐标系，并将所述顶测试套刻标记和所述底套刻标记的中心点投影至所述坐标系中；
[0026]获取所述顶测试套刻标记的中心点相对所述底套刻标记的中心点的第二偏移值，并将所述第二偏移值记作所述第一测试对位精度。
[0027]可选的，获取所述第二测试对位精度的方法包括：
[0028]建立坐标系，并将所述顶测试套刻标记和所述层间套刻标记的中心点投影至所述坐标系中；
[0029]获取所述顶测试套刻标记的中心点相对所述层间套刻标记的中心点的第三偏移值，并将所述第三偏移值记作第二测试对位精度。
[0030]可选的，在所述层间套刻标记上形成顶套刻标记的方法包括：
[0031]在所述层间套刻标记上形成顶套刻标记材料层；
[0032]提供掩膜版，并使所述掩膜板对准所述底套刻标记或所述层间套刻标记，以所述掩膜版为掩膜执行光刻工艺，以形成所述顶套刻标记层；
[0033]其中，所述掩膜版相对所述底套刻标记对准的第一对位精度，根据以所述底套刻标记为基准制备所述顶测试套刻标记时的第一设定坐标参数和所述第一补偿精度或所述第二补偿精度获得，或者，
[0034]所述掩膜版相对所述层间套刻标记对准的第二对位精度，根据以所述层间套刻标记为基准制备所述顶测试套刻标记时的第二设定参数和所述第一补偿精度或所述第二补偿精度获得。
[0035]为解决上述问题，本专利技术还提供一种多层间套刻标记，根据如上述任意一项所述的多层间套刻标记的制备方法制备而成。
[0036]本专利技术的一种多层间套刻标记及其制备方法中，仅通过量测层间套刻标记相对底套刻标记之间的层间对位精度、量测顶测试套刻标记和底套刻标记之间的第一测试精度或量测顶测试套刻标记和层间套刻标记之间的第二测试精度。之后根据第一测试精度和层间对位精度，或者根据第二测试精度和层间对位精度即可获得顶套刻标记对应的补偿精度。使得获取顶套刻标记对应的顶对位精度的过程简单、准确化，如此以提升最终制备而成的半导体结构的性能。
附图说明
[0037]图1是本专利技术一实施例中的多层间套刻标记制备方法的流程图；
[0038]图2是本专利技术一实施例中的具有顶测试套刻标记的多层套刻标记的结构示意图；
[0039]图3是本专利技术一实施例中的具有另一顶测试套刻标记的多层套刻标记的结构示意图；
[0040]图4是本专利技术一实施例中的多层套刻标记的结构示意图。
[0041]其中，附图标记如下：
[0042]1‑
底套刻标记；
[0043]2‑
中间套刻标记；
[0044]3‑
顶套刻标记；
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
30
‑
顶测试套刻标记；
[0045]A1
‑
底对准精度；
[0046]B1
‑
第一测试对准精度；
[0047]B本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多层间套刻标记的制备方法，其特征在于，包括：提供衬底；在所述衬底上依次形成层叠的底套刻标记、层间套刻标记及顶测试套刻标记；测量所述层间套刻标记相对所述底套刻标记的层间对位精度、测量所述顶测试套刻标记相对所述底套刻标记的第一测试对位精度或测量所述顶测试套刻标记相对所述层间套刻标记的第二测试对位精度；根据所述层间对位精度和所述第一测试对位精度获取顶套刻标记对应的第一补偿精度，或者根据所述层间对位精度和所述第二测试对位精度获取所述顶套刻标记对应的第二补偿精度；去除所述顶测试套刻标记，并根据所述第一补偿精度或所述第二补偿精度在所述层间套刻标记上形成顶套刻标记。2.如权利要求1所述的多层间套刻标记的制备方法，其特征在于，获取所述第一补偿精度的方法包括：根据公式C1＝(B1+B1
‑
A1)*X％计算以获取所述第一补偿精度；其中，所述C1表示第一补偿精度，所述B1表示第一测试对位精度，所述A1表示所述层间对位精度，所述X％表示顶套刻标记相对所述底套刻标记和所述层间套刻标记的第一侧重比。3.如权利要求2所述的多层间套刻标记的制备方法，其特征在于，所述X％的范围为：0％～100％。4.权利要求1所述的多层间套刻标记的制备方法，其特征在于，获取所述第二补偿精度的方法包括：根据公式C2＝(B2+B2+A1)*Y％计算以获取所述第二补偿精度；其中，所述C2表示第二补偿精度，所述B2表示第二测试对位精度，所述A1表示所述层间对位精度，所述Y％表示顶套刻标记相对所述底套刻标记和所述层间套刻标记的第二侧重比。5.如权利要求4所述的多层间套刻标记的制备方法，其特征在于，所述Y％的范围为：0％～100％。6.如权利要求1所述的多层间套刻标记的制备方法，其特征在于，获取所述层间对位精度...

【专利技术属性】
技术研发人员：李伟峰，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：