一种用于电源管理芯片的高PSRR基准参考电路制造技术

本发明专利技术请求保护一种用于电源管理芯片的高PSRR基准参考电路，包括自偏置前调整电路及基准参考核心电路。本发明专利技术采用自偏置前调整电路为基准参考核心电路提供工作电源，提高电路的电源抑制比；采用NPN三极管Q12与NPN三极管Q13作为误差放大器的输入对管且其发射极接电阻R6，有效地增加了误差放大器的共模输入范围，降低了电路的复杂度，在误差放大器的输出端接电容C1，提高了电路环路稳定性；采用工作在亚阈值区PMOS管M3提供的电流在电阻R2上产生的电压补偿NPN三极管Q9基极

【技术实现步骤摘要】
一种用于电源管理芯片的高PSRR基准参考电路


[0001]本专利技术属于微电子
，具体涉及一种用于电源管理芯片的高PSRR基准参考电路。

技术介绍

[0002]便携式电子设备具有体积小、功能强、集成度高的特点，是电子设备发展的重要趋势之一，其要求高性能的电源管理芯片。基准参考电路是电源管理芯片的核心电路之一，其为电源管理芯片的功能模块提供高性能的偏置电压，因而基准参考电路的直接影响电源管理芯片的性能特性，进而影响便携式电子设备的性能特性。
[0003]图1为一种传统的基准参考电路原理图，主要由放大器A1、PMOS管M1、PMOS管M2、NPN三极管Q1、NPN三极管Q2、NPN三极管Q3、电阻R1及电阻R2组成。PMOS管M1～M3具有相同沟道宽长比。NPN三极管Q1的发射极面积为NPN三极管Q2的发射极面积的n倍，所有电阻采用同种材料，则带隙基准电路输出端VBG的输出电压其中R1为电阻R1的阻值，R2为电阻R2的阻值，V
T
为热电压，V
BE3
为NPN三极管Q3的基极
‑
发射极电压。通过优化电阻R1、电阻R2的阻值以及参数n等可在一定温度范围内获得具有零温漂特性的参考电压V
REF
。由于V
BE3
具有温度非线性，使得传统的基准参考电路具有高温漂系数的问题，同时电源管理芯片是数模混合电路，基准参考电路与数字电路及相应开关电路等易引起电源波动的电路集成在同一芯片上，因此基准参考电路的输出电压易遭受电源噪声影响。因而传统的基准参考电路在高精度电源管理芯片系统中的应用受到了很大的限制。

技术实现思路

[0004]本专利技术旨在解决以上现有技术的问题。提出了一种用于电源管理芯片的高PSRR基准参考电路。本专利技术的技术方案如下：
[0005]一种用于电源管理芯片的高PSRR基准参考电路，其包括自偏置前调整电路及基准参考核心电路，其中，所述自偏置前调整电路的信号输出端接所述基准参考核心电路的信号输入端，所述自偏置前调整电路通过耗尽型NMOS管M2为所述基准参考核心电路提供工作电源，所述基准参考核心电路采用工作在亚阈值区PMOS管M3提供的电流在电阻R2上产生的电压补偿NPN三极管Q9基极
‑
发射极电压V
BE9
的温度高阶非线性，进而在输出端VREF产生一个高电源抑制比(PSRR)的基准参考电压。
[0006]进一步的，所述自偏置前调整电路包括：耗尽型NMOS管M1、耗尽型NMOS管M2、电阻R1、NPN三极管Q1、NPN三极管Q2、NPN三极管Q3、NPN三极管Q4、NPN三极管Q5、NPN三极管Q6及NPN三极管Q7，其中耗尽型NMOS管M1的漏极分别与耗尽型NMOS管M2的漏极以及外部电源VDD相连，耗尽型NMOS管M1的源极与电阻R1的一端相连，耗尽型NMOS管M1的栅极分别与耗尽型NMOS管M2的栅极、电阻R1的另一端以及NPN三极管Q1的集电极相连，耗尽型NMOS管M2的源极分别与PMOS管M11的源极、NPN三极管Q8的集电极、PMOS管M4的源极、PMOS管M5的源极、PMOS
管M6的源极、PMOS管Ms1的源极、PMOS管Ms2的源极、PMOS管Ms6的源极、NPN三极管Q7的集电极以及NPN三极管Q7的基极相连，NPN三极管Q7的发射极分别与NPN三极管Q6的集电极以及NPN三极管Q6的基极相连，NPN三极管Q6的发射极分别与NPN三极管Q5的集电极以及NPN三极管Q5的基极相连，NPN三极管Q5的发射极分别与NPN三极管Q4的集电极以及NPN三极管Q4的基极相连，NPN三极管Q4的发射极分别与NPN三极管Q3的集电极以及NPN三极管Q3的基极相连，NPN三极管Q3的发射极分别与NPN三极管Q2的集电极、NPN三极管Q2的基极以及NPN三极管Q1的基极相连，NPN三极管Q2的发射极分别与NPN三极管Q1的发射极以及外部地线GND相连。
[0007]进一步的，所述基准参考核心电路包括：PMOS管M3、PMOS管M4、PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、NMOS管M9、NMOS管M10、PMOS管M11、PMOS管Ms1、PMOS管Ms2、NMOS管Ms3、NMOS管Ms4、PMOS管Ms5、PMOS管Ms6、电容C1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、NPN三极管Q8、NPN三极管Q9、NPN三极管Q10、NPN三极管Q11、NPN三极管Q12、NPN三极管Q13及NPN三极管Q14，其中PMOS管M11的栅极分别与PMOS管M4的漏极、PMOS管M4的栅极、PMOS管M5的栅极、PMOS管M6的栅极、PMOS管Ms1的栅极以及NPN三极管Q11的集电极相连，PMOS管M11的漏极分别与NPN三极管Q14的集电极、NPN三极管Q14的基极、PMOS管M3的漏极以及PMOS管M3的栅极相连，NPN三极管Q8的基极分别与PMOS管Ms2的漏极、电容C1的一端、PMOS管M8的漏极以及NMOS管M10的漏极相连，NPN三极管Q8的发射极分别与电阻R2的一端以及电路输出端VREF相连，电阻R2的另一端分别与PMOS管M3的源极、电阻R3的一端以及电阻R4的一端相连，电阻R3的另一端分别与NPN三极管Q9的集电极、NPN三极管Q9的基极、NPN三极管Q10的基极、NPN三极管Q11的基极以及NPN三极管Q12的基极相连，电阻R4的另一端分别与NPN三极管Q13的基极以及NPN三极管Q10的集电极相连，NPN三极管Q10的发射极与电阻R5的一端相连，NPN三极管Q12的发射极分别与NPN三极管Q13的发射极以及电阻R6的一端相连，电阻R6的另一端分别与NPN三极管Q14的发射极、NPN三极管Q9的发射极、电阻R5的另一端、NPN三极管Q11的发射极、NMOS管M9的源极、NMOS管M10的源极、电容C1的另一端、NMOS管Ms3的源极、NMOS管Ms4的源极以及外部地线GND相连，PMOS管M5的漏极分别与NPN三极管Q12的集电极以及PMOS管M7的源极相连，PMOS管M7的栅极分别与PMOS管M8的栅极以及电压偏置端VB相连，PMOS管M7的漏极分别与NMOS管M9的漏极、NMOS管M9的栅极以及NMOS管M10的栅极相连，PMOS管M6的漏极分别与NPN三极管Q13的集电极以及PMOS管M8的源极相连，PMOS管Ms2的栅极分别与PMOS管Ms1的漏极以及NMOS管Ms3的漏极相连，PMOS管Ms6的栅极分别与PMOS管Ms6的漏极以及PMOS管Ms5的源极相连，PMOS管Ms5的栅极分别与PMOS管Ms5的漏极、NMOS管Ms4的漏极、NMOS管Ms4的栅极以及NMOS管Ms3的栅极相连。
[0008]进一步的，所述自偏置前调整电路中，NMOS管M1与NMOS管M2均为耗尽型NMOS管，电阻R1为限流电阻，防止本电路消耗大电流；当电路启动时，耗尽型NMOS管M1和耗尽型NMOS管M2处于导通状态，对NPN三极管Q7支路充本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于电源管理芯片的高PSRR基准参考电路，其特征在于，包括：自偏置前调整电路(1)及基准参考核心电路(2)，其中，所述自偏置前调整电路(1)的信号输出端连接所述基准参考核心电路(2)的信号输入端，所述自偏置前调整电路(1)通过耗尽型NMOS管M2为所述基准参考核心电路(2)提供工作电源，所述基准参考核心电路(2)采用工作在亚阈值区PMOS管M3提供的电流在电阻R2上产生的电压补偿NPN三极管Q9基极
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发射极电压V
BE9
的温度高阶非线性，进而在电路输出端VREF产生一个高电源抑制比PSRR的基准参考电压。2.根据权利要求1所述的一种用于电源管理芯片的高PSRR基准参考电路，其特征在于，所述自偏置前调整电路(1)包括：耗尽型NMOS管M1、耗尽型NMOS管M2、电阻R1、NPN三极管Q1、NPN三极管Q2、NPN三极管Q3、NPN三极管Q4、NPN三极管Q5、NPN三极管Q6及NPN三极管Q7，其中耗尽型NMOS管M1的漏极分别与耗尽型NMOS管M2的漏极以及外部电源VDD相连，耗尽型NMOS管M1的源极与电阻R1的一端相连，耗尽型NMOS管M1的栅极分别与耗尽型NMOS管M2的栅极、电阻R1的另一端以及NPN三极管Q1的集电极相连，耗尽型NMOS管M2的源极分别与PMOS管M11的源极、NPN三极管Q8的集电极、PMOS管M4的源极、PMOS管M5的源极、PMOS管M6的源极、PMOS管Ms1的源极、PMOS管Ms2的源极、PMOS管Ms6的源极、NPN三极管Q7的集电极以及NPN三极管Q7的基极相连，NPN三极管Q7的发射极分别与NPN三极管Q6的集电极以及NPN三极管Q6的基极相连，NPN三极管Q6的发射极分别与NPN三极管Q5的集电极以及NPN三极管Q5的基极相连，NPN三极管Q5的发射极分别与NPN三极管Q4的集电极以及NPN三极管Q4的基极相连，NPN三极管Q4的发射极分别与NPN三极管Q3的集电极以及NPN三极管Q3的基极相连，NPN三极管Q3的发射极分别与NPN三极管Q2的集电极、NPN三极管Q2的基极以及NPN三极管Q1的基极相连，NPN三极管Q2的发射极分别与NPN三极管Q1的发射极以及外部地线GND相连。3.根据权利要求1所述的一种用于电源管理芯片的高PSRR基准参考电路，其特征在于，所述基准参考核心电路(2)包括：PMOS管M3、PMOS管M4、PMOS管M5、PMOS管M6、PMOS管M7、PMOS管M8、NMOS管M9、NMOS管M10、PMOS管M11、PMOS管Ms1、PMOS管Ms2、NMOS管Ms3、NMOS管Ms4、PMOS管Ms5、PMOS管Ms6、电容C1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、NPN三极管Q8、NPN三极管Q9、NPN三极管Q10、NPN三极管Q11、NPN三极管Q12、NPN三极管Q13及NPN三极管Q14，其中PMOS管M11的栅极分别与PMOS管M4的漏极、PMOS管M4的栅极、PMOS管M5的栅极、PMOS管M6的栅极、PMOS管Ms1的栅极以及NPN三极管Q11的集电极相连，PMOS管M11的漏极分别与NPN三极管Q14的集电极、NPN三极管Q14的基极、PMOS管M3的漏极以及PMOS管M3的栅极相连，NPN三极管Q8的基极分别与PMOS管Ms2的漏极、电容C1的一端、PMOS管M8的漏极以及NMOS管M10的漏极相连，NPN三极管Q8的发射极分别与电阻R2的一端以及电路输出端VREF相连，电阻R2的另一端分别与PMOS管M3的源极、电阻R3的一端以及电阻R4的一端相连，电阻R3的另一端分别与NPN三极管Q9的集电极、NPN三极管Q9的基极、NPN三极管Q10的基极、NPN三极管Q11的基极以及NPN三极管Q12的基极相连，电阻R4的另一端分别与NPN三极管Q13的基极以及NPN三极管Q10的集电极相连，NPN三极管Q10的发射极与电阻R5的一端相连，NPN三极管Q12的发射极分别与NPN三极管Q13的发射极以及电阻R6的一端相连，电阻R6的另一端分别与NPN三极管Q14的发射极、NPN三极管Q9的发射极、电阻R5的另一端、NPN三极管Q11的发射极、NMOS管M9的源极、NMOS管M10的源极、电容C1的另一端、NMOS管Ms3的源极、NMOS管Ms4的源极以及外部地线GND相连，PMOS管M5的漏极分别与NPN三极管Q12的集电极以及PMOS管M7的源极相连，PMOS管M7的栅极分别与PMOS管M8的栅极以及电压偏置端VB相连，PMOS管M7的漏极分别与
NMOS管M9的漏极、NMOS管M9的栅极以及NMOS管M10的栅极相连，PMOS管M6的漏极分别与NPN三极管Q13的集电极以及PMOS管M8的源极相连，PMOS管Ms2的栅极分别与PMOS管Ms1的漏极以及NMOS管Ms3的漏极相连，PMOS管Ms6的栅极分别与PMOS管Ms6的漏极以及PMOS管Ms5的源极相连，PMOS管Ms5的栅极分别与PMOS管Ms5的漏极、NMO...

【专利技术属性】
技术研发人员：周前能，田鑫，李红娟，
申请(专利权)人：重庆邮电大学，
类型：发明
国别省市：