一种测试电路及其操作方法技术

本公开实施例提供了一种测试电路，所述测试电路包括：控制电路和N个待测结构单元，N为大于1的整数；所述控制电路包括第一信号生成单元；所述第一信号生成单元用于接收时钟信号和第一输入信号，并根据所述第一输入信号输出第一选择信号以选中所述N个待测结构单元中的至少一者。至少一者。至少一者。

【技术实现步骤摘要】
一种测试电路及其操作方法


[0001]本公开涉及半导体测试
，涉及但不限于一种测试电路及其操作方法。

技术介绍

[0002]随着半导体器件的不断发展，工艺过程越来越复杂，在半导体器件的开发过程中，通常需要利用测试结构测试工艺成熟度和半导体器件性能。在面对大量的测试结构时，通常需要较多的焊盘(Pad)作为地址输入端口，焊盘数量的增加会降低芯片面积的利用率。

技术实现思路

[0003]有鉴于此，本公开的主要目的在于提供一种测试电路及其操作方法。
[0004]为达到上述目的，本公开的技术方案是这样实现的：
[0005]本公开实施例提供了一种测试电路，所述测试电路包括：
[0006]控制电路和N个待测结构单元，N为大于1的整数；
[0007]所述控制电路包括第一信号生成单元；
[0008]所述第一信号生成单元用于接收时钟信号和第一输入信号，并根据所述第一输入信号输出第一选择信号以选中所述N个待测结构单元中的至少一者。
[0009]上述方案中，所述测试电路还包括M个地址焊盘和第一译码电路；
[0010]所述M个地址焊盘用于输出M个初始地址信号；
[0011]所述第一译码电路用于接收所述M个初始地址信号，解码输出2
M
个第一地址信号；每个所述待测结构单元包括2
M
个待测结构，所述N个待测结构单元构成N
×2M
的待测结构阵列；每个所述第一地址信号用于选中所述N
×2M
的待测结构阵列中2
M
行或2
M
列中的一者，M为大于1的整数。
[0012]上述方案中，所述控制电路还被配置为，在响应于所述第一地址信号选中所述N
×2M
的待测结构阵列中2
M
行或2
M
列中的一者后，响应于所述第一选择信号选中所述N个待测结构单元中的至少一者。
[0013]上述方案中，所述控制电路还包括第二信号生成单元，所述第二信号生成单元用于接收第二输入信号和所述第一选择信号，并输出第二选择信号以选中所述N个待测结构单元中的至少一者。
[0014]上述方案中，所述控制电路还被配置为，在响应于所述第一地址信号选中所述N
×2M
的待测结构阵列中2
M
行或2
M
列中的一者后，响应于所述第二选择信号中相邻的两个有效位选中所述N个待测结构单元中的至少一者。
[0015]上述方案中，所述第一信号生成单元包括N个串联的D触发器，所述D触发器的时钟输入端接收所述时钟信号，第一级所述D触发器的数据输入端接收所述第一输入信号，第二至N级所述D触发器的数据输入端连接前一级所述D触发器的正相输出端，N级所述D触发器的正相输出端输出所述第一选择信号。
[0016]上述方案中，第一级所述D触发器的数据输入端连接至第一级所述D触发器的反相
输出端。
[0017]上述方案中，N个所述D触发器的复位端接收复位信号。
[0018]上述方案中，所述第二信号生成单元包括(N+1)个或门，第一个及第(N+1)个所述或门的其中一个输入端作为所述第二信号生成单元的两个第二输入端，用于接收所述第二输入信号；相邻所述或门的其余输入端两两连接，作为所述第二信号生成单元的N个第一输入端，用于接收所述第一选择信号。
[0019]上述方案中，所述N个待测结构单元的每一端还设置有开关单元；所述第二选择信号控制所述开关单元的开启或关闭。
[0020]上述方案中，所述开关单元的数量为(N+1)。
[0021]本公开实施例还提供了一种测试电路的操作方法，所述测试电路包括N个待测结构单元，N为大于1的整数；所述方法包括：
[0022]接收时钟信号和第一输入信号，并根据所述第一输入信号输出第一选择信号以选中所述N个待测结构单元中的至少一者。
[0023]上述方案中，所述测试电路还包括M个地址焊盘和第一译码电路；
[0024]所述M个地址焊盘用于输出M个初始地址信号；
[0025]所述第一译码电路用于接收所述M个初始地址信号，解码输出2
M
个第一地址信号；每个所述待测结构单元包括2
M
个待测结构，所述N个待测结构单元构成N
×2M
的待测结构阵列，M为大于1的整数；所述方法还包括：
[0026]响应于所述第一地址信号选中所述N
×2M
的待测结构阵列中2
M
行或2
M
列中的一者，M为大于1的整数。
[0027]上述方案中，在所述响应于所述第一地址信号选中所述N
×2M
的待测结构阵列中2
M
行或2
M
列中的一者后，所述方法还包括：
[0028]响应于所述第一选择信号选中所述N个待测结构单元中的至少一者。
[0029]上述方案中，所述方法还包括：
[0030]接收第二输入信号和所述第一选择信号，并输出第二选择信号以选中所述N个待测结构单元中的至少一者。
[0031]上述方案中，在所述响应于所述第一地址信号选中所述N
×2M
的待测结构阵列中2
M
行或2
M
列中的一者后，所述方法还包括：
[0032]响应于所述第二选择信号中相邻的两个有效位选中所述N个待测结构单元中的至少一者。
[0033]本公开实施例提供的测试电路包括控制电路和N个待测结构单元，N为大于1的整数；所述控制电路包括第一信号生成单元；所述第一信号生成单元用于接收时钟信号和第一输入信号，并根据所述第一输入信号输出第一选择信号以选中所述N个待测结构单元中的至少一者。如此，本公开实施例提供的测试电路通过控制电路代替行地址焊盘或列地址焊盘，减少了地址焊盘的使用，能够提高测试电路的面积利用率。
附图说明
[0034]图1为本公开一示例性实施例示出的一种测试电路的框图；
[0035]图2为本公开实施例示出的一种测试电路的框图；
[0036]图3为本公开一实施例中示出的第一信号生成单元的电路结构示意图；
[0037]图4为本公开另一实施例示出的第一信号生成单元的电路结构示意图；
[0038]图5为图4所示的第一信号生成单元生成第一选择信号的时序图；
[0039]图6为本公开另一实施例示出的第一信号生成单元的电路结构示意图；
[0040]图7为本公开又一实施例示出的第一信号生成单元的电路结构示意图；
[0041]图8为图7所示的第一信号生成单元生成第一选择信号的时序图；
[0042]图9为本公开另一实施例示出的一种测试电路的框图；
[0043]图10为本公开实施例示出的一种控制电路的电路结构示意图；
[0044]图11为本公开实施例示出的另一种控制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种测试电路，其特征在于，所述测试电路包括：控制电路和N个待测结构单元，N为大于1的整数；所述控制电路包括第一信号生成单元；所述第一信号生成单元用于接收时钟信号和第一输入信号，并根据所述第一输入信号输出第一选择信号以选中所述N个待测结构单元中的至少一者。2.根据权利要求1所述的测试电路，其特征在于，所述测试电路还包括M个地址焊盘和第一译码电路；所述M个地址焊盘用于输出M个初始地址信号；所述第一译码电路用于接收所述M个初始地址信号，解码输出2
M
个第一地址信号；每个所述待测结构单元包括2
M
个待测结构，所述N个待测结构单元构成N
×2M
的待测结构阵列；每个所述第一地址信号用于选中所述N
×2M
的待测结构阵列中2
M
行或2
M
列中的一者，M为大于1的整数。3.根据权利要求2所述的测试电路，其特征在于，所述控制电路还被配置为，在响应于所述第一地址信号选中所述N
×2M
的待测结构阵列中2
M
行或2
M
列中的一者后，响应于所述第一选择信号选中所述N个待测结构单元中的至少一者。4.根据权利要求2所述的测试电路，其特征在于，所述控制电路还包括第二信号生成单元，所述第二信号生成单元用于接收第二输入信号和所述第一选择信号，并输出第二选择信号以选中所述N个待测结构单元中的至少一者。5.根据权利要求4所述的测试电路，其特征在于，所述控制电路还被配置为，在响应于所述第一地址信号选中所述N
×2M
的待测结构阵列中2
M
行或2
M
列中的一者后，响应于所述第二选择信号中相邻的两个有效位选中所述N个待测结构单元中的至少一者。6.根据权利要求3或5所述的测试电路，其特征在于，所述第一信号生成单元包括N个串联的D触发器，所述D触发器的时钟输入端接收所述时钟信号，第一级所述D触发器的数据输入端接收所述第一输入信号，第二至N级所述D触发器的数据输入端连接前一级所述D触发器的正相输出端，N级所述D触发器的正相输出端输出所述第一选择信号。7.根据权利要求6所述的测试电路，其特征在于，第一级所述D触发器的数据输入端连接至第一级所述D触发器的反相输出端。8.根据权利要求6所述的测试电路，其特征在于，N个所述D触发器的复位端接收复位信号。...

【专利技术属性】
技术研发人员：袁凤翔，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：