一种芯片小批量极限条件构造和验证架构制造技术

本发明专利技术提供一种芯片小批量极限条件构造和验证架构，包括ISI背板；所述ISI背板上具有n条链路，每条链路用于连接两个由被测芯片制成的子卡；每条链路的走线长度m不同，并且m1＜m＜m2，其中，m1表示极限短链路的长度，m2表示极限长链路的长度。本发明专利技术不需要陪测设备，TCO明显降低；能够实现并行测试，温箱资源的利用率极大提高，并覆盖更多的样本数；通过全链路标定的方式构造的极限链路，可以充分模拟实际应用或对应规范要求的规格极限；ISI背板上链路的邹璇可以设计成平行走线，从而构造实际应用场景可能引入的两条链路间的信号串扰，劣化信号质量，考察芯片的性能容限。考察芯片的性能容限。考察芯片的性能容限。

【技术实现步骤摘要】
一种芯片小批量极限条件构造和验证架构


[0001]本专利技术涉及芯片验证
，具体而言，涉及一种芯片小批量极限条件构造和验证架构。

技术介绍

[0002]研发阶段的芯片功能性、性能测试会在用例中安排白盒测试，如对芯片高速Serdes测试会针对各种电气参数进行物理层一致性测试，如图1所示(以PCIe信号的物理层一致性测试为例)，通常测试芯片的样本量在3pcs，环境温度为常温，电压为芯片标称电压，芯片工艺角为TT片(NMOS/PMOS均值芯片，Typical nmos Typical pmos)。
[0003]在小批量阶段由于测试前置条件比上述研发阶段的功能测试多得多，一般会要求覆盖8角，即覆盖温度、电压、工艺(FF、SS等Coner芯片)这三个变量的23＝8个组合。
[0004]针对小批量阶段的芯片验证活动，通常会将被测芯片制作成标准AIC卡接入主板或者将被测芯片放到主板然后接入AIC卡来进行黑盒测试。无论哪种方式都意味需要对应的陪测主板或者AIC卡。以服务器为例，如果被测芯片在AIC卡上，那么服务器就是作为陪测设备，此种情况本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片小批量极限条件构造和验证架构，其特征在于，包括ISI背板；所述ISI背板上具有n条链路，每条链路用于连接两个由被测芯片制成的子卡；每条链路的走线长度m不同，并且m1＜m＜m2，其中，m1表示极限短链路的长度，m2表示极限长链路的长度。2.根据权利要求1所述的芯片小批量极限条件构造和验证架构，其特征在于，所述极限长链路的长度设计规格需要考虑架构中的插损。3.根据权利要求2所述的芯片小批量极限条件构造和验证架构，其特征在于，所述架构中的插损包括：被测芯片封装内走线插损；子卡到子卡连接器插损；ISI背板上连接器插损；以及ISI背板中走线的插损。4.根据权利要求2所述的芯片小批量极限条件构造和验证架构，其特征在于，所述ISI背板中的极限长链路的插损需要进行标定。5.根据权利要求4所述的芯片小批量极限条件构造和验证架构，其特征在于，所述ISI背板中的极限长链路的插损进行标定的过程为：(1)制作两个子卡去...

【专利技术属性】
技术研发人员：程维，
申请(专利权)人：成都电科星拓科技有限公司，
类型：发明
国别省市：