一种用于提高可靠性的软硬件协同容错系统技术方案

一种用于提高可靠性的软硬件协同容错系统属于嵌入式高可靠性系统领域，其特征在于，含有：存储器、处理器、内部互连网络、硬件加速模块和该硬件加速模块的控制和测试模块，所述处理器通过内部互连网络控制硬件加速模块的控制和测试模块，对于存储在处理器中的软件模块对应的待测硬件加速模块进行测试向量测试，并在测试有效后再通过所述控制模块进行对应的硬件加速模块的数据处理。若对应的待测硬件加速模块存在问题，处理器再次通过内部互连网络与存储器相连，通过预存储的软件指令来完成软件模块的操作。本发明专利技术可降低容错系统对硬件资源的开销，同时也实现了软件控制下的硬件ＢＩＳＴ内建自测试，实现了测试与容错机制的融合。

【技术实现步骤摘要】

本专利技术涉及一种利用软件方法对硬件进行纠错同时具有BIST(Built-In Self Test,内建自测试)测试功能的系统模型，适用于嵌入式的高可靠性系统的设计。
技术介绍
目前，随着数字系统规模的增大和对系统灵活性的要求，软硬件协同设计成为一 种很重要的设计方法。在高可靠性数字系统设计领域，基于多个硬件冗余模块的设计最为 常用，但这种方法对系统的硬件资源的开销很大，从而引入很大的面积和功耗的开销。
技术实现思路
为了降低容错系统对硬件资源的开销，本专利技术提供了一种软硬件协同的容错方 式，从而大大降低系统的硬件资源开销，同时具有简单的BIST测试功能，从而在容错的同 时实现了芯片产品化后的内建自测试。 本专利技术的特征在于所述软硬件协同容错系统由数字集成电路组成，包括存储器、 处理器、内部互连网络、硬件加速模块以及所述硬件加速模块的控制和测试模i央，其中 存储器存储所要处理的软件指令及数据设有第二地址输入端口 Addr2、第二控 制信号输入端口 Cntrl2以及第二数据信号输入、输出端口 Data2。 控制器从所述存储器中获取所需要处理的软件指令或数据，并发出相应的控制信 号本文档来自技高网...

【技术保护点】
一种用于提高可靠性的软硬件协同容错系统，其特征在于，所述软硬件协同容错系统由数字集成电路组成，包括存储器、处理器、内部互连网络、硬件加速模块以及所述硬件加速模块的控制和测试模块，其中：存储器存储所要处理的软件指令及数据设有：第二地址输入端口Ａｄｄｒ（２）、第二控制信号输入端口Ｃｎｔｒｌ（２）以及第二数据信号输入、输出端口Ｄａｔａ（２），控制器从所述存储器中获取所需要处理的软件指令或数据，并发出相应的控制信号，设有：第一地址输出端口Ａｄｄｒ（１）、第一控制信号输出端口ＣｎｔｒｌＦＦＥＲ，设有：与所述第一满信号输入端口相连的对应输出端，与所述写信号Ｗｒｉｔｅ输出端口相连的对应输入端、第十数据输入端...

【技术特征摘要】

【专利技术属性】
技术研发人员：夏冰冰，乔飞，杨华中，汪惠，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]