形成多个晶体管堆叠的方法技术

提供了形成多个晶体管堆叠的方法。一种形成多个晶体管堆叠的方法包括使用在多个半导体鳍的侧壁上的多个间隔物作为蚀刻掩模蚀刻多个纳米片，以提供多个间隔开的纳米片堆叠，每个纳米片堆叠在其上具有半导体鳍中的至少一个。一个。一个。

【技术实现步骤摘要】
形成多个晶体管堆叠的方法


[0001]本公开总体上涉及半导体器件领域，更具体地，涉及三维晶体管结构及其形成方法。

技术介绍

[0002]电子设备中晶体管的密度不断增加。虽然三维晶体管结构可以帮助增加晶体管密度，但可能难以形成三维晶体管结构的某些特征。例如，尽管晶体管可以堆叠在彼此之上，但可能难以形成堆叠晶体管的一些特征。

技术实现思路

[0003]根据本文的一些实施方式，一种形成多个晶体管堆叠的方法可以包括提供包括多个纳米片和在纳米片上的半导体层的堆叠。该方法可以包括在堆叠上形成掩模。半导体层可以在掩模和纳米片之间。该方法可以包括在掩模上形成不对称层。不对称层可以包括多个区段，所述多个区段中的至少一些具有不同的各自宽度。该方法可以包括在不对称层的区段的侧壁上形成第一间隔物。该方法可以包括在第一间隔物位于掩模上的同时蚀刻掩模，以分别在第一间隔物与半导体层之间形成多个掩模区段。该方法可以包括蚀刻半导体层以分别在掩模区段与纳米片之间形成多个鳍。该方法可以包括在鳍的侧壁上形成第二间隔物。此外，该方法可以包括在第二间隔物位于鳍的侧壁上的同时蚀刻纳米片，以提供多个间隔开的纳米片堆叠，每个纳米片堆叠在其上具有鳍中的至少一个。
[0004]根据本文的一些实施方式，一种形成多个晶体管堆叠的方法可以包括使用在多个半导体鳍的侧壁上的多个间隔物作为蚀刻掩模蚀刻多个纳米片，以提供多个间隔开的纳米片堆叠，每个纳米片堆叠在其上具有半导体鳍中的至少一个。
[0005]根据本文的一些实施方式，一种形成多个晶体管堆叠的方法可以包括在位于多个纳米片上的掩模上形成包括多个区段的不对称层，所述多个区段中的至少一些具有不同的各自宽度。该方法可以包括在不对称层的区段的侧壁上形成多个间隔物。该方法可以包括在间隔物位于掩模上的同时蚀刻掩模，以形成多个掩模区段。此外，该方法可以包括蚀刻位于掩模区段和纳米片之间的半导体层以分别在掩模区段和纳米片之间形成多个鳍。
附图说明
[0006]图1是根据本专利技术的一些实施方式的晶体管堆叠的示意框图。
[0007]图2A
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图2P是示出根据本专利技术的一些实施方式形成多个晶体管堆叠的操作的截面图。
[0008]图3是对应于图2A
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图2P所示的操作的流程图。
具体实施方式
[0009]根据本专利技术的实施方式，提供了形成晶体管堆叠的方法。间隔物图像转移(“SIT”)
工艺是可用于在包括纳米片堆叠上的(多个)鳍的晶体管堆叠中形成单个鳍或双鳍的工艺的示例。在SIT工艺中，可以在用作蚀刻掩模的间隔物下方形成单个鳍，或者可以分别在两个间隔物下方形成两个鳍。因此，(多个)鳍可以具有与上覆的(多个)间隔物(其随后可以被去除)相同的宽度。尽管在已经蚀刻了下覆纳米片之后SIT工艺已用于以自对准方式形成(多个)鳍，但可能难以增加纳米片上鳍结构中的鳍的数量(或难以改变纳米片上鳍结构中的鳍的位置)。然而，本专利技术的实施方式提供了可以在将位于鳍下方的纳米片蚀刻成单独的纳米片堆叠之前在纳米片上鳍结构中形成多个和/或不对称鳍的方法。此外，由于与传统鳍式场效应晶体管(“FinFET”)工艺的工艺重叠，本专利技术的实施方式可以相对容易实施。
[0010]将参照附图更详细地描述本专利技术的示例实施方式。
[0011]图1是根据本专利技术的一些实施方式的晶体管堆叠100的示意框图。堆叠100包括具有纳米片堆叠120的第一晶体管T
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1和具有一个或更多个鳍F的第二晶体管T
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2。因此第一晶体管T
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1是纳米片晶体管，并且第二晶体管T
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2是FinFET。第一晶体管T
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1在垂直方向Z上位于第二晶体管T
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2和基板110之间。此外，在一些实施方式中，间隔物130可以在第一晶体管T
‑
1和第二晶体管T
‑
2之间。例如，间隔物130可以是绝缘间隔物。
[0012](多个)鳍F和纳米片堆叠120可以各自包括半导体材料。例如，垂直堆叠在纳米片堆叠120中的多个纳米片NS(图2M)可以各自包括与(多个)鳍F相同的半导体材料。作为示例，纳米片NS和(多个)鳍F可以各自包括硅(“Si”)。在一些实施方式中，基板110可以包括与纳米片NS和(多个)鳍F相同的材料(例如，Si)。在其他实施方式中，基板110、纳米片NS和(多个)鳍F中的至少一个可以包括与基板110、纳米片NS和(多个)鳍F中的其他一个(多个)不同的材料。
[0013](多个)鳍F可以在纳米片堆叠120上包括例如一个、两个、三个或更多个鳍F。在纳米片堆叠120上具有两个或更多个鳍F的实施方式中，鳍F可以在水平方向X上彼此间隔开，水平方向X可以垂直于垂直方向Z并且垂直于另一水平方向Y。在纳米片堆叠120上仅具有一个鳍F的实施方式中，唯一的鳍F可以具有与纳米片堆叠120的侧壁对齐的外侧壁。
[0014]为了说明的简单，晶体管堆叠100的栅极从视图中省略。然而，将理解，堆叠100包括一个或更多个栅极(例如，一个或更多个金属栅极)。作为示例，在一些实施方式中，堆叠100中的每个晶体管T可以具有各自的栅极。在其他实施方式中，可以省略间隔物130和/或堆叠100中的两个晶体管T可以共享公共栅极。
[0015]为了进一步简化说明，图1中仅示出了一个堆叠100。然而，将理解，本文中关于图2A
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2P和图3描述的操作可以用于同时形成堆叠100以及其他堆叠100
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1至100
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8。
[0016]图2A
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图2P是示出根据本专利技术的一些实施方式的形成多个晶体管堆叠100的操作的截面图。图3是对应于图2A
‑
图2P所示的操作的流程图。
[0017]如图2A和图3所示，在垂直堆叠上形成掩模HM(方框310)，该垂直堆叠包括多个初始纳米片NS
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P和在初始纳米片NS
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P的顶部上的半导体层230。半导体层230在垂直方向Z上位于掩模HM和初始纳米片NS
‑
P之间。掩模HM可以是硬掩模层，其可以包括例如硅氮化物(“SiN”)或硅碳化物(“SiC”)。
[0018]包括初始纳米片NS
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P和半导体层230的垂直堆叠在本文中可以称为“初始晶体管堆叠”，因为该堆叠将被蚀刻以形成多个晶体管堆叠100
‑
1至100
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8(图2P)，其每个包括第一(下)晶体管T
‑
1(图1)和第二(上)晶体管T
‑
2(图1)。初始纳米片NS
‑
P将被蚀刻以形成第一晶
体管T
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1的纳米片NS(图2M)，并且半导体层230将被蚀刻以形成第二晶体管T
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2(图1)的(多个)鳍F(图2G)。
[0019]此外，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成多个晶体管堆叠的方法，所述方法包括：提供包括多个纳米片和在所述纳米片上的半导体层的堆叠；在所述堆叠上形成掩模，其中所述半导体层在所述掩模和所述纳米片之间；在所述掩模上形成不对称层，所述不对称层包括多个区段，所述多个区段中的至少一些具有不同的各自宽度；在所述不对称层的所述区段的侧壁上形成第一间隔物；在所述第一间隔物位于所述掩模上的同时蚀刻所述掩模，以分别在所述第一间隔物与所述半导体层之间形成多个掩模区段；蚀刻所述半导体层以分别在所述掩模区段与所述纳米片之间形成多个鳍；在所述鳍的侧壁上形成第二间隔物；以及在所述第二间隔物位于所述鳍的所述侧壁上的同时蚀刻所述纳米片，以提供多个间隔开的纳米片堆叠，每个纳米片堆叠在其上具有所述鳍中的至少一个。2.根据权利要求1所述的方法，其中所述纳米片堆叠包括：第一纳米片堆叠，其上具有所述鳍中的第一鳍；第二纳米片堆叠，其上具有所述鳍中的第二鳍和第三鳍；以及第三纳米片堆叠，其上具有所述鳍中的第四鳍、第五鳍和第六鳍。3.根据权利要求2所述的方法，其中所述第一纳米片堆叠比所述第二纳米片堆叠窄。4.根据权利要求3所述的方法，其中所述第二纳米片堆叠比所述第三纳米片堆叠窄。5.根据权利要求4所述的方法，其中所述纳米片堆叠还包括第四纳米片堆叠，所述第四纳米片堆叠在其上具有所述鳍中的第七鳍、第八鳍和第九鳍。6.根据权利要求5所述的方法，其中所述第四纳米片堆叠比所述第三纳米片堆叠窄。7.根据权利要求6所述的方法，其中所述第四纳米片堆叠具有与所述第二纳米片堆叠的宽度相等的宽度。8.根据权利要求2所述的方法，其中所述鳍中的所述第一鳍的侧壁与所述第一纳米片堆叠的侧壁对齐，其中所述鳍中的所述第二鳍的侧壁与所述第二纳米片堆叠的侧壁对齐，以及其中所述鳍中的所述第四鳍的侧壁与所述第三纳米片堆叠的侧壁对齐。9.根据权利要求1所述的方法，其中所述不对称层包括有机平坦化层。10.根据权利要求1所述的方法，其中所述不对称层包括第一不对称层，以及其中形成所述第二间隔物包括：在所述鳍的所述侧壁之间形成第二间隔物层；在所述第二间隔物层的第一部分上形成第二不对称层；以及在所述第二不对称层位于所述第一部分上的同时蚀刻所述第二间隔物层...

【专利技术属性】
技术研发人员：曹健浩，金基一，洪炳鹤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：