屏蔽栅功率器及其制造方法技术

本发明专利技术提供的一种屏蔽栅功率器及其制造方法中，由于在执行沉积工艺，以至少在沟槽内的第一介质层上形成栅多晶硅材料层的同时进行离子掺杂，并使栅多晶硅材料层中的离子掺杂浓度相同。则在后续刻蚀栅多晶硅材料层形成栅多晶硅层的过程中刻蚀速度相同，如此以保证栅多晶硅层和衬底的顶表面之间深度的稳定性，进而避免最终形成的屏蔽栅功率器出现漏电失效的问题，提升屏蔽栅功率器的合格率。提升屏蔽栅功率器的合格率。提升屏蔽栅功率器的合格率。

【技术实现步骤摘要】
屏蔽栅功率器及其制造方法


[0001]本专利技术涉及半导体
，特别涉及屏蔽栅功率器及其制造方法。

技术介绍

[0002]沟槽功率MOSFET器件具有集成度高、导通电阻低、开关速度快及开关损耗小等特点，几乎全面替代平面型功率MOSFET器件，成为目前功率MOSFET器件应用的主流。而随着人们生活水平的提高，人们对半导体器件性能的要求也越来越高。
[0003]随着MOSFET器件对于导通电阻以的要求越来越高，MOSFET需要尽可能缩短沟道长度以减小沟道电阻，从而降低器件整体导通电阻。但当MOSFEET晶体管的沟道长度小到可以和源极和漏极的耗尽层厚度相同时，会出现一些不同于长沟道MOSFET器件特性的现象，该现象短沟道效应，出现短沟道效应的原因在于沟道区出现二维的电势分布以及高电场。当沟道长度缩短且沟道横向电场增大时，沟道区载流子的迁移率增大，以使漏极电流变大，最终导致器件整体漏电失效。
[0004]短沟道效应的原因之一就是源极注入较深，使得体区宽度变短。由于源极注入会从栅极多晶硅与硅表面之间的栅氧化膜注入进体区，因此栅多晶硅层与硅衬底的顶表面之间深度的稳定性成为了控制沟道稳定性的关键工艺之一。而现有技术中，栅多晶硅层和硅衬底的顶表面之间深度的稳定性不佳，如此则导致最终形成的MOSFET器件漏电失效，合格率降低。

技术实现思路

[0005]本专利技术的目的在于提供屏蔽栅功率器及其制造方法，以解决现有的屏蔽栅功率器漏电失效，合格率较低的问题。
[0006]为解决上述技术问题，本专利技术提供屏蔽栅功率器的制造方法，包括：
[0007]提供衬底；
[0008]刻蚀所述衬底以形成沟槽；
[0009]在所述沟槽内依次形成屏蔽栅层和第一介质层；
[0010]执行沉积工艺，以至少在所述沟槽内的所述第一介质层上形成栅多晶硅材料层，并在执行所述沉积工艺的过程中进行离子掺杂，并使所述栅多晶硅材料层中的离子掺杂浓度相同；
[0011]对所述栅多晶硅材料层执行刻蚀工艺以形成栅多晶硅层。
[0012]可选的所述栅多晶硅材料层的厚度为：
[0013]可选的，所述刻蚀工艺的刻蚀气体包括：六氟化硫、氮气和氩气。
[0014]可选的，所述六氟化硫和氮气的通入时间为3S～20S，所述氩气的通入时间为100S～250S。
[0015]可选的，所述六氟化硫的流量为50sccm～120sccm。
[0016]可选的，所述刻蚀工艺的偏置功率为2W～10W。
[0017]可选的，所述刻蚀工艺的源功率为90W～150W。
[0018]可选的，掺杂在所述栅多晶硅材料层中的离子为磷离子，所述磷离子的掺杂浓度为2E20。
[0019]可选的，形成所述第一介质层的材料为氧化硅。
[0020]为解决上述问题，本专利技术还提供一种屏蔽栅功率器，其特征在于，所述屏蔽栅功率器通过上述任意一项所述的屏蔽栅功率器的制造方法制成。
[0021]本专利技术的屏蔽栅功率器的制造方法中，由于由于在执行沉积工艺，至少在所述沟槽内的第一介质层上形成栅多晶硅材料层的同时进行离子掺杂，并使所述栅多晶硅材料层中的离子掺杂浓度相同。则在后续刻蚀所述栅多晶硅材料层形成栅多晶硅层的过程中刻蚀速度相同，如此以保证栅多晶硅层和衬底的顶表面之间深度的稳定性，进而避免最终形成的屏蔽栅功率器出现漏电失效的问题，以提升屏蔽栅功率器的合格率。
附图说明
[0022]图1是本专利技术一实施例中的屏蔽栅功率器的制造方法的流程图；
[0023]图2～图8是本专利技术一实施例中的屏蔽栅功率器制造方法的结构示意图；
[0024]其中，附图标记如下：
[0025]1‑
衬底；
[0026]2‑
第二介质层；
[0027]3‑
屏蔽栅层；
[0028]4‑
第一介质层；40
‑
第一介质材料层；
[0029]5‑
第三介质层；
[0030]6‑
屏蔽栅层；60
‑
屏蔽栅材料层；
[0031]100
‑
沟槽。
具体实施方式
[0032]以下结合附图和具体实施例对本专利技术提出的屏蔽栅功率器及其制造方法作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。此外，本专利技术的宗旨在于：在执行沉积工艺，以至少在位于衬底中的沟槽内的第一介质层上形成栅多晶硅材料层的同时进行离子掺杂，并使所述栅多晶硅材料层中的离子掺杂浓度相同。以在后续刻蚀栅多晶硅材料层形成栅多晶硅层的过程中刻蚀速度相同，如此以保证栅多晶硅层和衬底的顶表面之间深度的稳定性，进而避免最终形成的屏蔽栅功率器出现漏电失效的问题，以提升屏蔽栅功率器的合格率。
[0033]图1是本专利技术一实施例中的屏蔽栅功率器的制造方法的流程图；图2～图8是本专利技术一实施例中的屏蔽栅功率器制造方法的结构示意图。下面结合附图对本实施例提供的屏蔽栅功率器的制造方法其各个步骤进行详细说明。下述步骤不脱离上述本专利技术的宗旨。
[0034]在步骤S10中，如图2所示，提供衬底1。
[0035]在本实施例中，所述衬底1可以包括硅衬底以及生长在所述硅衬底上的外延层。其
中，可以通过外延生长工艺形成所述外延层。此外，在本实施例中，在形成所述外延层的过程中进行离子掺杂，以形成N型外延层。
[0036]此外，所述硅衬底可以包括：半导体材料、绝缘材料、导体材料或者它们的任意组合，可以为单层结构，也可以包括多层结构。因此，衬底可以是诸如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其它的III/V或II/VI化合物半导体的半导体材料。也可以包括诸如，例如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
[0037]在步骤S20中，继续参图2所示，刻蚀所述衬底1以形成沟槽100。
[0038]在本实施例中，刻蚀所述衬底1的方法为：在所述衬底1上形成掩膜层(图未示)，以所述掩膜层(图未示)为掩膜刻蚀所述衬底1，以形成沟槽100。在本实施例中，刻蚀所述衬底1的方法可以为湿法刻蚀。
[0039]在步骤S30中，参图3至图5所示，在所述沟槽100内依次形成屏蔽栅层3和第一介质层4。
[0040]在本实施例中，在所述沟槽100内依次形成所述屏蔽栅层3和所述第一介质层4的方法包括如下步骤步骤一到步骤二。
[0041]在步骤一中，继续参图3所示，在所述沟槽100内形成所述屏蔽栅层3，在本实施例中，形成所述屏蔽栅层3的方法包括：在所述沟槽100内填充屏蔽栅材料以形成屏蔽栅材料层(图未示)，刻蚀所述屏蔽栅材料层(图未示)以在所述沟槽本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅功率器的制造方法，其特征在于，包括：提供衬底；刻蚀所述衬底以形成沟槽；在所述沟槽内依次形成屏蔽栅层和第一介质层；执行沉积工艺，以至少在所述沟槽内的所述第一介质层上形成栅多晶硅材料层，并在执行所述沉积工艺的过程中进行离子掺杂，并使所述栅多晶硅材料层中的离子掺杂浓度相同；对所述栅多晶硅材料层执行刻蚀工艺以形成栅多晶硅层。2.如权利要求1所述的屏蔽栅功率器的制造方法，其特征在于，所述栅多晶硅材料层的厚度为：3.如权利要求1所述的屏蔽栅功率器的制造方法，其特征在于，所述刻蚀工艺的刻蚀气体包括：六氟化硫、氮气和氩气。4.如权利要求3所述的屏蔽栅功率器的制造方法，其特征在于，所述六氟化硫和氮气的通入时间为3S～20S，所述氩气的通入时间为100S～250S。...

【专利技术属性】
技术研发人员：顾昊元，吴鑫，蔡晨，徐鹏，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：