一种MOSFET器件及其制造方法技术

本发明专利技术公开了一种MOSFET器件及其制造方法，涉及半导体集成电路制造技术领域，该MOSFET器件的制造方法包括：提供一衬底；在所述衬底的表面制作包含有第一预设数量的P+柱的外延层；在所述外延层表面的栅极区域的各个所述P+柱之间制作第二预设数量的P

【技术实现步骤摘要】
一种MOSFET器件及其制造方法


[0001]本专利技术涉及半导体集成电路制造
，特别涉及一种MOSFET器件及其制造方法。

技术介绍

[0002]功率MOSFET器件的体二极管的反向恢复性能与快恢复二极管和肖特基二极管相比，其反向恢复速度要低很多，反向恢复电荷也要大很多，因此，反向恢复的特性较差；导致二极管的开关损耗增加，降低系统的效率，同时，也会产生较高的振铃，影响功率MOSFET器件的安全工作。
[0003]为了解决上述问题，人们专利技术了超结型MOSFET器件，该MOSFET器件是一种新型功率器件，具备高电流密度和低导通电阻的优点；对于传统的高压功率超结型MOSFET器件来说，目前使用较多的方式是通过在MOSFET器件体内引入复合中心，通过电子/中子辐照或者重金属源扩散的方式，利用杂质空穴缺陷或重金属深能级杂质离子对MOSFET器件体内引入缺陷，达到降低少数载流子寿命的目的，进而提高体二极管反向恢复速率；但是，通过该方式制造的MOSFET器件，其体区结构仍然是采用P
‑
N柱交替的方式维持电荷平衡，由于P
‑
N结面积较大，会导致二极管瞬态反向电流的极大值(Irrm)和二极管电流反向部分与时间的积分值(Qrr)急剧增大，进而引起雪崩效应，使MOS器件失效。

技术实现思路

[0004]基于此，有必要针对上述技术问题，提供一种MOSFET器件及其制造方法，以解决现有技术的MOSFET器件，会导致二极管瞬态反向电流的极大值(Irrm)和二极管电流反向部分与时间的积分值(Qrr)急剧增大，进而引起雪崩效应，使MOS器件失效的问题。
[0005]第一方面，本专利技术提供一种MOSFET器件的制造方法，包括：
[0006]提供一衬底；
[0007]在所述衬底的表面制作包含有第一预设数量的P+柱的外延层；
[0008]在所述外延层表面的栅极区域的各个所述P+柱之间制作第二预设数量的P
‑
柱，使得所述栅极区域的各个所述P+柱之间通过各个所述P
‑
柱连接；
[0009]在所述外延层的表面制作栅氧化层，在所述栅氧化层表面淀积多晶硅形成多晶硅层，刻蚀所述多晶硅层；
[0010]制作所述MOSFET器件的金属层，得到MOSFET器件。
[0011]上述方案具有以下有益效果：
[0012]本专利技术的MOSFET器件的制造方法，在栅极区域的P+柱之间制作连接于P+柱的P
‑
柱，当MOSFET的体二极管处于反向恢复状态时，该P+柱与P
‑
柱交替连接的结构可以有效的抑制和缓解此处的峰值电场，从而提高抑制动态雪崩的能力。
[0013]可选的是，在所述衬底的表面制作包含有第一预设数量的P+柱的外延层，包括：
[0014]在所述衬底的表面淀积预设厚度的第一外延层；
[0015]在所述第一外延层的表面涂抹光刻胶；
[0016]曝光所述光刻胶，利用P+光罩掩膜版光刻刻蚀曝光后的所述光刻胶，形成表面具有所述第一预设数量窗口的硬掩膜；
[0017]在所述硬掩膜的各个窗口的位置进行P型离子注入，在所述第一外延层内形成第一预设数量的初始P+柱；
[0018]去除所述光刻胶，在所述第一外延层的表面重复制作若干层具有P+柱的外延层，在最后一层外延层制作完成之后，进行高温退火，形成包含有第一预设数量的P+柱的外延层。
[0019]可选的是，在所述衬底的表面淀积预设厚度的第一外延层，包括：
[0020]采用化学气相沉积法在所述衬底的表面淀积N型杂质，形成预设厚度的N
‑
外延层。
[0021]可选的是，在所述外延层表面的栅极区域的各个所述P+柱之间制作第二预设数量的P
‑
柱，使得所述栅极区域的各个所述P+柱之间通过各个所述P
‑
柱连接，包括：
[0022]在所述外延层表面的栅极区域通过光刻胶制作光罩，所述光罩覆盖所述栅极区域的各个所述P+柱，暴露出所述栅极区域的各个P+柱之间的区域；
[0023]在所述光罩上方注入P
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型离子，使所述P
‑
型离子穿过所述光罩暴露的区域注入到所述栅极区域的各个所述P+柱之间的区域，形成各个所述P
‑
柱。
[0024]可选的是，刻蚀所述多晶硅层之后，包括：
[0025]在所述多晶硅层的表面制作绝缘介质层；
[0026]在所述绝缘介质层的表面制作金属层。
[0027]第二方面，本专利技术提供一种MOSFET器件，包括：
[0028]衬底；
[0029]外延层，所述外延层位于所述衬底的上方；
[0030]所述外延层内设置有第一预设数量的P+柱和第二预设数量的P
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柱，各个所述P+柱自所述外延层的表面向所述外延层内延伸预设距离，各个所述P
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柱设置于栅极区域的各个所述P+柱之间，各个所述P
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柱的两侧分别与相邻的P+柱相连；
[0031]栅氧化层，所述栅氧化层位于所述外延层的上方；
[0032]多晶硅层，所述多晶硅层位于所述栅氧化层的上方；
[0033]金属层，所述金属层位于所述MOSFET器件的表面。
[0034]上述方案具有以下有益效果：
[0035]本专利技术的MOSFET器件，在栅极区域的P+柱之间设置连接于P+柱的P
‑
柱，当MOSFET的体二极管处于反向恢复状态时，该P+柱与P
‑
柱交替连接的结构可以有效的抑制和缓解此处的峰值电场，从而提高抑制动态雪崩的能力。
[0036]可选的是，所述MOSFET器件还包括：
[0037]绝缘介质层，所述绝缘介质层位于所述多晶硅层的上方。
[0038]可选的是，所述外延层的厚度范围为70μm
‑
110μm。
[0039]可选的是，所述P+柱向所述外延层内延伸的距离大于所述P
‑
柱向所述外延层内延伸的距离。
[0040]可选的是，所述P+柱的上表面与所述P
‑
柱的上表面处于同一平面。
附图说明
[0041]为了更清楚地说明本专利技术实施例的技术方案，下面将对本专利技术实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0042]图1是本专利技术一实施例中提供的一种MOSFET器件的制造方法流程示意图；
[0043]图2(a)是本专利技术一实施例中提供的一种在衬底上制作具有P+柱的外延层的结构示意图；
[0044]图2(b)是本专利技术一实施例中提供的一种在外延层上制作P
‑
柱的结构示意图；
[0045]图2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MOSFET器件的制造方法，其特征在于，包括：提供一衬底；在所述衬底的表面制作包含有第一预设数量的P+柱的外延层；在所述外延层表面的栅极区域的各个所述P+柱之间制作第二预设数量的P
‑
柱，使得所述栅极区域的各个所述P+柱之间通过各个所述P
‑
柱连接；在所述外延层的表面制作栅氧化层，在所述栅氧化层表面淀积多晶硅形成多晶硅层，刻蚀所述多晶硅层；制作所述MOSFET器件的金属层，得到MOSFET器件。2.根据权利要求1所述的MOSFET器件的制造方法，其特征在于，在所述衬底的表面制作包含有第一预设数量的P+柱的外延层，包括：在所述衬底的表面淀积预设厚度的第一外延层；在所述第一外延层的表面涂抹光刻胶；曝光所述光刻胶，利用P+光罩掩膜版光刻刻蚀曝光后的所述光刻胶，形成表面具有所述第一预设数量窗口的硬掩膜；在所述硬掩膜的各个窗口的位置进行P型离子注入，在所述第一外延层内形成第一预设数量的初始P+柱；去除所述光刻胶，在所述第一外延层的表面重复制作若干层具有P+柱的外延层，在最后一层外延层制作完成之后，进行高温退火，形成包含有第一预设数量的P+柱的外延层。3.根据权利要求2所述的MOSFET器件的制造方法，其特征在于，在所述衬底的表面淀积预设厚度的第一外延层，包括：采用化学气相沉积法在所述衬底的表面淀积N型杂质，形成预设厚度的N
‑
外延层。4.根据权利要求1所述的MOSFET器件的制造方法，其特征在于，在所述外延层表面的栅极区域的各个所述P+柱之间制作第二预设数量的P
‑
柱，使得所述栅极区域的各个所述P+柱之间通过各个所述P
‑
柱连接，包括：在所述外延层表面的栅极区域通过光刻胶制作光罩，所述光罩覆盖所述栅...

【专利技术属性】
技术研发人员：夏亮，朱治鼎，王蒙，
申请(专利权)人：深圳市创芯微微电子有限公司，
类型：发明
国别省市：