半导体元件及其制备方法技术

本公开提供一种半导体元件及其制备方法。该半导体元件包括一第一芯片，其包括：一第一中间介电层，位于一第一基板上；一插塞结构，位于该第一中间介电层中且电性耦合至该第一芯片的一功能单元；一第一重分布层，位于该第一中间介电层上且远离该插塞结构；一第一较低接合垫，位于该第一重分布层上；以及一第二较低接合垫，位于该插塞结构上。该半导体元件还包括位于该第一芯片上的一第二芯片，其包括：一第一较高接合垫，位于该第一较低接合垫上；一第二较高接合垫，位于该第二较低接合垫上；以及多个存储单元，电性耦合至该第一较高接合垫和该第二较高接合垫。和该第二较高接合垫。和该第二较高接合垫。

【技术实现步骤摘要】
(substantially)相同。
[0013]在一些实施例中，该底部插塞包括铝、铜、或前述的组合，且该顶部插塞包括钨。
[0014]在一些实施例中，该第三障壁层包括钛和氮化钛。
[0015]在一些实施例中，所述存储单元被配置为一电容阵列或一浮动阵列 (floating array)。
[0016]本公开的另一方面提供一种半导体元件，包括：一第一芯片，其包括：一第一基板，包括一中心区域和围绕该中心区域的一周围区域；一第一中心接合垫，位于该第一基板的该中心区域上方；以及一第一周围接合垫，位于该第一基板的该周围区域上方。该半导体元件还包括位于该第一芯片上的一第二芯片，其包括：多个周围较高接合垫，位于该第二芯片的一周围区域且分别位于该第一中心接合垫和该第一周围接合垫上；多个重分布结构，分别位于所述周围较高接合垫上且朝向该第二芯片的一中心区域延伸；多个中心较低接合垫，位于该第二芯片的该中心区域且分别位于所述重分布结构上；以及多个存储单元，电性耦合至所述中心较低接合垫。
[0017]在一些实施例中，所述重分布结构包括：多个重分布层，分别位于所述周围较高接合垫上，且分别从该第二芯片的该周围区域朝向该第二芯片的该中心区域延伸；以及多个重分布插塞，位于该第二芯片的该中心区域，且分别且对应地位于所述中心较低接合垫和所述重分布层之间。
[0018]在一些实施例中，该半导体元件包括多个第一支撑插塞，分别位于所述重分布层上，其中所述第一支撑插塞远离所述重分布插塞且所述第一支撑插塞为浮动的(floating)。
[0019]在一些实施例中，该半导体元件包括多个第二支撑插塞，分别位于所述重分布层上，其中所述第二支撑插塞远离所述第一支撑插塞且所述第二支撑插塞为浮动的。
[0020]在一些实施例中，相邻对的所述重分布插塞和所述第一支撑插塞之间的距离与相邻对的所述第一支撑插塞和所述第二支撑插塞之间的距离实质上相同。
[0021]在一些实施例中，该半导体元件包括一模制(molding)层，位于该第一芯片上且覆盖该第二芯片。
[0022]本公开的另一方面提供一种半导体元件的制备方法，包括：提供一第一基板，包括一功能单元；形成一插塞结构于该第一基板上且电性耦合至该功能单元；形成一第一重分布层于该第一基板上方；形成一第一较低接合垫于该第一重分布层上；形成一第二较低接合垫于该插塞结构上，其中该第一基板、该插塞结构、该第一重分布层、该第一较低接合垫、和该第二较低接合垫一起构成一第一芯片；以及接合一第二芯片至该第一芯片上。该第二芯片包括接合至该第一较低接合垫上的一第一较高接合垫、接合至该第二较低接合垫上的一第二较高接合垫、以及电性耦合至该第一较高接合垫和该第二较高接合垫的多个存储单元。
[0023]在一些实施例中，该第一芯片被配置为一逻辑芯片且该第二芯片被配置为一存储器芯片，并且所述存储单元被配置为一电容阵列或一浮动阵列。
[0024]在一些实施例中，该插塞结构包括形成于该第一基板上的一底部插塞、形成于该底部插塞上的一着陆垫、以及形成于该着陆垫上的一顶部插塞。
[0025]由于本公开的半导体元件的设计，数据信号可以通过第一较高接合垫、第一较低
接合垫、和第一重分布层传输而不通过第一芯片的导电部件、插塞结构、和功能单元。其结果，可以缩小传输距离，从而可以提高半导体元件的性能。此外，由于传输距离较短，所以可以降低半导体元件的功耗。
[0026]上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。形成本公开的权利要求书标的的其它技术特征及优点将描述于下文。本公开所属
中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属
中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求书所界定的本公开的精神和范围。
附图说明
[0027]本公开各方面可配合以下图式及详细说明阅读以便了解。要强调的是，依照工业上的标准惯例，各个部件(feature)并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个部件的尺寸。
[0028]图1根据本公开一实施例以流程图的形式显示出半导体元件的制备方法。
[0029]图2到图8根据本公开一实施例以剖面示意图显示出半导体元件的制备流程。
[0030]图9到图11根据本公开一些实施例以剖面示意图显示半导体元件。
[0031]图12是流程图，例示本公开另一实施例的半导体元件的制备方法。
[0032]图13根据本公开另一实施例以俯视示意图显示出半导体元件的制备流程的一部分。
[0033]图14是沿着图13中线A
‑
A
’
绘制的剖面示意图。
[0034]图15根据本公开另一实施例以俯视示意图显示出半导体元件的制备流程的一部分。
[0035]图16是沿着图15中线A
‑
A
’
绘制的剖面示意图。
[0036]图17根据本公开另一实施例以俯视示意图显示出半导体元件的制备流程的一部分。
[0037]图18是沿着图17中线A
‑
A
’
绘制的剖面示意图。
[0038]图19根据本公开另一实施例以俯视示意图显示出半导体元件的制备流程的一部分。
[0039]图20是沿着图19中线A
‑
A
’
绘制的剖面示意图。
[0040]图21到图23根据本公开另一实施例以剖面示意图显示出半导体元件的制备流程的一部分。
[0041]其中，附图标记说明如下：
[0042]1A：半导体元件
[0043]1B：半导体元件
[0044]1C：半导体元件
[0045]1D：半导体元件
[0046]1E：半导体元件
[0047]10：制备方法
[0048]20：制备方法
[0049]100：第一芯片
[0050]100FS：前表面
[0051]111：第一基板
[0052]113：第一中间介电层
[0053]115：底部介电层
[0054]117：顶部介电层
[0055]121：插塞结构
[0056]123：底部插塞
[0057]125：着陆垫
[0058]127：顶部插塞
[0059]131：第一重分布层
[0060]131TS：顶表面
[0061]131BS：底表面
[0062]141：第一底部钝化层
[0063]143：第一顶部钝化层
[0064]145：衬垫开口
[0065]147：衬垫开口
[0066]151：第一较低接合垫
[0067]153：第二较低接合垫
[0068]155：突出部
[0069]161：第一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，包括：一第一芯片，包括：一第一中间介电层，位于一第一基板上；一插塞结构，位于该第一中间介电层中且电性耦合至该第一芯片的一功能单元；一第一重分布层，位于该第一中间介电层上且远离该插塞结构；一第一较低接合垫，位于该第一重分布层上；以及一第二较低接合垫，位于该插塞结构上；一第二芯片，位于该第一芯片上且包括：一第一较高接合垫，位于该第一较低接合垫上；一第二较高接合垫，位于该第二较低接合垫上；以及多个存储单元，电性耦合至该第一较高接合垫和该第二较高接合垫。2.如权利要求1所述的半导体元件，其中该第一芯片被配置为一逻辑芯片且该第二芯片被配置为一存储器芯片。3.如权利要求2所述的半导体元件，其中该插塞结构包括位于该第一基板上的一底部插塞、位于该底部插塞上的一着陆垫、以及位于该着陆垫和该第二较低接合垫之间的一顶部插塞。4.如权利要求3所述的半导体元件，更包括一第一障壁层，位于该顶部插塞和该第二较低接合垫之间。5.如权利要求3所述的半导体元件，更包括一第二障壁层，位于该着陆垫和该顶部插塞之间。6.如权利要求3所述的半导体元件，更包括位于该顶部插塞和该第二较低接合垫之间的一第三障壁层，以及位于该第一较低接合垫和该第一重分布层之间的一第四障壁层。7.如权利要求6所述的半导体元件，其中该第三障壁层的一底表面位于低于该第一重分布层的一顶表面的一垂直水平。8.如权利要求3所述的半导体元...

【专利技术属性】
技术研发人员：黄则尧，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：