轨到轨输入运算放大器制造技术

本发明专利技术公开了一种轨到轨输入运算放大器，包括轨到轨输入单元、负载单元以及电流补偿单元，轨到轨输入单元包括P型差分晶体管对和N型差分晶体管对，负载单元包括P型负载晶体管对和N型负载晶体管对，电流补偿单元包括第一电流补偿单元和/或第二电流补偿单元，第一电流补偿单元用于对P型负载晶体管对进行电流补偿，第二电流补偿单元用于对N型负载晶体管对进行电流补偿。该轨到轨输入运算放大器实现输入作用对管在P型差分晶体管对和N型差分晶体管对之间切换时，运放负载的DC工作点仍保持正常，且电流密度保持不变，进一步保证运放输出端的失调电压不会随着输入对管的切换而发生改变，使运算放大器的性能更加稳定。使运算放大器的性能更加稳定。使运算放大器的性能更加稳定。

【技术实现步骤摘要】
轨到轨输入运算放大器


[0001]本专利技术是关于运算放大器
，特别是关于一种轨到轨输入运算放大器。

技术介绍

[0002]一般情况下，输入轨到轨的运放都需要恒定的输入跨导来维持恒定的带宽。而常见的轨到轨运放如图1所示，输入对管有PMOS管和NMOS管两对，当输入共模电压远低于V
DD
/2(设V
DD
为电源电压)时，仅PMOS对管工作，此时输入跨导为gmtot＝gmp，当输入共模电压等于V
DD
/2时，PMOS对管和NMOS对管同时工作，此时输入跨导最大，为gmtot＝gmp+gmn。当输入共模电压远高于V
DD
/2时，只有NMOS对管工作，输入跨导为gmtot＝gmn。显然，传统架构的输入跨导gmtot在整个输入范围内并不稳定，输入共模为中间值时最高，输入变高或变低时，输入跨导gmtot都会变低，这会导致运放的增益随输入共模的变化而变化，进而导致运放各项性能在输入不同的情况下产生差异。
[0003]针对以上情况，过去常见的做法是：提高输入共模低于Vrp和高于Vrn时的总输入跨导gmtot，具体做法如图2所示。当输入共模电压低于Vrp时，输入NMOS对管关闭，尾电流源上的电流通过Mrp，并通过电流镜放大3倍后注入PMOS对管中，使PMOS管的输入跨导gm增大，较原来增大了两倍(设原来的PMOS管跨导为gmp)，此时gmtot＝gmp*2；同理，输入共模高于Vrn时，输入跨导gm为gmn*2(gmn为原来的NMOS管跨导)。输入共模为中间值时，gmtot则仍为gmp+gmn。只要保证gmn*2＝gmp+gmn＝gmp*2，即可保证跨导在整个输入范围内保持一致。
[0004]以上是消除输入共模变化对输入跨导的影响的现有技术。然而运放负载状态也会受输入共模变化的影响，如图3所示，现有结构中，P负载和N负载均采取自偏的方式，这会导致在作用对管在PMOS管和NMOS管之间切换时，负载的电流密度不稳定，即图3中的第四PMOS管M4与第四NMOS管NM4的vgs不断变化，这将导致在运放输出端产生不断变化的失调电压。
[0005]公开于该
技术介绍
部分的信息仅仅旨在增加对本专利技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

技术实现思路

[0006]本专利技术的目的在于提供一种轨到轨输入运算放大器，其用以解决当输入轨到轨运放的输入变化时，如何实现运放负载的DC工作点和电流密度保持不变、以及运放输出端的失调电压不会随着输入对管的切换而发生改变的技术问题。
[0007]为实现上述目的，本专利技术的实施例提供了一种轨到轨输入运算放大器，包括：
[0008]轨到轨输入单元，包括P型差分晶体管对、N型差分晶体管对、第三PMOS管PM3、第九PMOS管PM9以及第一电流镜，其中，所述第三PMOS管PM3和第九PMOS管PM9的栅极通过第二偏置电压V
PB2
驱动，所述第三PMOS管PM3的源极与电源电压相连，漏极分别与第九PMOS管PM9的源极及P型差分晶体管对相连，所述第一电流镜分别与第九PMOS管PM9的漏极及N型差分晶体管对相连；
[0009]负载单元，包括P型负载晶体管对和N型负载晶体管对，所述P型负载晶体管对与N
型差分晶体管对相连，所述N型负载晶体管对与P型差分晶体管对相连；
[0010]电流补偿单元，包括第一电流补偿单元和/或第二电流补偿单元，所述第一电流补偿单元包括若干第一补偿晶体管，以对P型负载晶体管对进行电流补偿；所述第二电流补偿单元包括若干第二补偿晶体管，以对N型负载晶体管对进行电流补偿。
[0011]在本专利技术的一个或多个实施方式中，所述P型差分晶体管对包括第一PMOS管PM1和第二PMOS管PM2，所述第一PMOS管PM1的栅极通过第一差分输入电压V
IP
驱动，所述第二PMOS管PM2的栅极通过第二差分输入电压V
IN
驱动，所述第一PMOS管PM1和第二PMOS管PM2的漏极均与N型负载晶体管对相连，源极均与第三PMOS管PM3的漏极相连。
[0012]在本专利技术的一个或多个实施方式中，所述N型差分晶体管对包括第一NMOS管NM1和第二NMOS管NM2，所述第一NMOS管NM1的栅极通过第二差分输入电压V
IN
驱动，所述第二NMOS管NM2的栅极通过第一差分输入电压V
IP
驱动，所述第一NMOS管NM1和第二NMOS管NM2的漏极均与P型负载晶体管对相连，源极均与第一电流镜相连。
[0013]在本专利技术的一个或多个实施方式中，所述第一电流镜包括共栅连接的第三NMOS管NM3和第九NMOS管NM9，所述第九NMOS管NM9的栅极及其漏极均与第九PMOS管PM9的漏极相连，源极与地电位相连；所述第三NMOS管NM3的漏极分别与第一NMOS管NM1的源极和第二NMOS管NM2的源极相连，所述第三NMOS管NM3的源极与地电位相连；
[0014]所述第三NMOS管NM3和第九NMOS管NM9的栅极电压为第三偏置电压V
NB1
。
[0015]在本专利技术的一个或多个实施方式中，所述P型负载晶体管对包括第四PMOS管PM4、第五PMOS管PM5、第十PMOS管PM10和第十一PMOS管PM11；
[0016]其中，所述第四PMOS管PM4和第五PMOS管PM5共栅连接、且第四PMOS管PM4和第五PMOS管PM5的栅极均同时连接于第十PMOS管PM10的漏极；所述第四PMOS管PM4和第五PMOS管PM5的源极均与电源电压直接或间接相连，所述第四PMOS管PM4的漏极分别与第一NMOS管NM1的漏极以及第十PMOS管PM10的源极相连，所述第五PMOS管PM5的漏极分别与第二NMOS管NM2的漏极以及第十一PMOS管PM11的源极相连；
[0017]所述第十PMOS管PM10和第十一PMOS管PM11共栅连接，漏极均与N型负载晶体管对相连。
[0018]在本专利技术的一个或多个实施方式中，所述N型负载晶体管对包括第四NMOS管NM4、第五NMOS管NM5、第十NMOS管NM10和第十一NMOS管NM11；
[0019]其中，所述第四NMOS管NM4和第五NMOS管NM5共栅连接，且第四NMOS管NM4和第五NMOS管NM5的栅极电压为第四偏置电压V
NB2
，所述第四NMOS管NM4的漏极分别与第二PMOS管PM2的漏极以及第十NMOS管NM10的源极相连，所述第五NMOS管NM5的漏极分别与第一PMOS管PM1的漏极以及第十一NMOS管NM11的源极相连，所述第四NMOS管NM4和第五NMOS管NM5的源极均与地电位直接或间接相连；
[0020]所述第十NMOS管NM10和第十一NMOS管NM11共栅连接，所述第十NMOS管NM10的漏极与第十PMOS管PM10的漏极相连，所述第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种轨到轨输入运算放大器，其特征在于，包括：轨到轨输入单元，包括P型差分晶体管对、N型差分晶体管对、第三PMOS管PM3、第九PMOS管PM9以及第一电流镜，其中，所述第三PMOS管PM3和第九PMOS管PM9的栅极通过第二偏置电压V
PB2
驱动，所述第三PMOS管PM3的源极与电源电压相连，漏极分别与第九PMOS管PM9的源极及P型差分晶体管对相连，所述第一电流镜分别与第九PMOS管PM9的漏极及N型差分晶体管对相连；负载单元，包括P型负载晶体管对和N型负载晶体管对，所述P型负载晶体管对与N型差分晶体管对相连，所述N型负载晶体管对与P型差分晶体管对相连；电流补偿单元，包括第一电流补偿单元和/或第二电流补偿单元，所述第一电流补偿单元包括若干第一补偿晶体管，以对P型负载晶体管对进行电流补偿；所述第二电流补偿单元包括若干第二补偿晶体管，以对N型负载晶体管对进行电流补偿。2.如权利要求1所述的轨到轨输入运算放大器，其特征在于，所述P型差分晶体管对包括第一PMOS管PM1和第二PMOS管PM2，所述第一PMOS管PM1的栅极通过第一差分输入电压V
IP
驱动，所述第二PMOS管PM2的栅极通过第二差分输入电压V
IN
驱动，所述第一PMOS管PM1和第二PMOS管PM2的漏极均与N型负载晶体管对相连，源极均与第三PMOS管PM3的漏极相连；所述N型差分晶体管对包括第一NMOS管NM1和第二NMOS管NM2，所述第一NMOS管NM1的栅极通过第二差分输入电压V
IN
驱动，所述第二NMOS管NM2的栅极通过第一差分输入电压V
IP
驱动，所述第一NMOS管NM1和第二NMOS管NM2的漏极均与P型负载晶体管对相连，源极均与第一电流镜相连。3.如权利要求2所述的轨到轨输入运算放大器，其特征在于，所述第一电流镜包括共栅连接的第三NMOS管NM3和第九NMOS管NM9，所述第九NMOS管NM9的栅极及其漏极均与第九PMOS管PM9的漏极相连，源极与地电位相连；所述第三NMOS管NM3的漏极分别与第一NMOS管NM1的源极和第二NMOS管NM2的源极相连，所述第三NMOS管NM3的源极与地电位相连；所述第三NMOS管NM3和第九NMOS管NM9的栅极电压为第三偏置电压V
NB1
。4.如权利要求2所述的轨到轨输入运算放大器，其特征在于，所述P型负载晶体管对包括第四PMOS管PM4、第五PMOS管PM5、第十PMOS管PM10和第十一PMOS管PM11；其中，所述第四PMOS管PM4和第五PMOS管PM5共栅连接、且第四PMOS管PM4和第五PMOS管PM5的栅极均同时连接于第十PMOS管PM10的漏极；所述第四PMOS管PM4和第五PMOS管PM5的源极均与电源电压直接或间接相连，所述第四PMOS管PM4的漏极分别与第一NMOS管NM1的漏极以及第十PMOS管PM10的源极相连，所述第五PMOS管PM5的漏极分别与第二NMOS管NM2的漏极以及第十一PMOS管PM11的源极相连；所述第十PMOS管PM10和第十一PMOS管PM11共栅连接，漏极均与N型负载晶体管对相连。5.如权利要求4所述的轨到轨输入运算放大器，其特征在于，所述N型负载晶体管对包括第四NMOS管NM4、第五NMOS管NM5、第十NMOS管NM10和第十一NMOS管NM11；其中，所述第四NMOS管NM4和第五NMOS管NM5共栅连接，且第四NMOS管NM4和第五NMOS管NM5的栅极电压为第四偏置电压V
NB2
，所述第四NMOS管NM4的漏极分别与第二PMOS管PM2的漏极以及第十NMOS管NM10的源极相连，所述第五NMOS管NM5的漏极分别与第一PMOS管PM1的漏极以及第十一NMOS管NM11的源极相连，所述第四NMOS管NM4和第五NMOS管NM5的源极均与地
电位直接或间接相连；所述第十NMOS管NM10和第十一NMOS管NM11共栅连接，所述第十NMOS管NM10的漏极与第十PMOS管PM10的漏极相连，所述第十一NMOS管NM11的漏极与第十一PMOS管PM11的漏极相连。6.如权利要求4所述的轨到轨输入运算放大器，其特征在于，所述第一电流补偿单元包括第八NMOS管NM8、第八PMOS管PM8、第六PMOS管PM6和第七PMOS管PM7；其中，所述第八NMOS管NM8的栅极电压为第三偏置电压V
NB1
，所述第八NMOS管NM8的源极与地电位相连，所述第八PMOS管PM8的漏极及其栅极均与第八NMOS管NM8的漏极相连，所述第八PMOS管PM8的源极与电源电压相连，且所述第八PMOS管PM8自偏形成有第一偏置电压V
PB1
；所述第六PMOS管PM6和第七PMOS管PM7的栅极电压为第一偏置电压V
PB1
，所述第六PMOS管PM6和第七PMOS管PM7的源极均与电源电压相连，所述第六PMOS管PM6的漏极与第四PMOS管PM4的漏极相连，所述第七PMOS管PM7的漏极与第五PMOS管PM5的漏极相连。7.如权利要求1所述的轨到轨输入运算放大器，其特征在于，所述第二电流补偿单元包括电流源、第六NMOS管NM6和第七NMOS管NM7，所述电流源的输入端与电源电压相连、输出端分别与第七NMOS管NM7的漏极及其栅极以及第六NMOS管NM6的漏极相连，所述第七NMOS管NM7的源极直接或间接与地电位相连，且所述第七NMOS管NM7自偏形成有第四偏置电压V
NB2
；所述第六NMOS管NM6的栅极电压为第三偏置电压V
NB1
，源极与地电位相连。8.如权利要求5所述的轨到轨输入运算放大器，其特征在于，所述第四PMOS管PM4的源极与电源电压之间串联有第一电阻R1，所述第五PMOS管PM5的源极与电源电压之间串联有第二电阻R2；所述第四NMOS管NM4的源极与地电位之间串联有第三电阻R3，所述第五NMOS管NM5的源极与地电位之间串联有第四电阻R4。9.如权利要求7所述的轨到轨输入运算放大器，其特征在于，所述第七NMOS管NM7的源极与地电位之间串联有第五电阻R5。10.如权利要求4所述的轨到轨输入运算放大器，其特征在于，所述N型负载晶体管对包括第一三极管Q0、第二三极管Q1、第十NMOS管NM10和第十一NMOS管NM11；其中，所述第一三极管Q0和第二三极管Q1共基连接、且第一三极管Q0和第二三极管Q1的基极电压为第四偏置电压V
NB2
，所述第一三极管Q0的集电极分别与第二PMOS管PM2的漏极以及第十NMOS管NM10的源极相连，所述第二三极管Q1的集电极分别与第一PMOS管PM1的漏极以及第十一NMOS管NM11的源极相连，所述第一三极管Q0和第二三极管Q1的发射极均与地电位直接或间接相连；所述第十NMOS管NM10和第十一NMOS管NM11共栅连接，所述第十NMOS管NM10的漏极与第十PMOS管PM10的漏极相连，所述第十一NMOS管NM11的漏极与第十一PMOS管PM11的漏极相连。11.如权利要求1所述的轨到轨输入运算放大器，其特征在于，所述第二电流补偿单元包括电流源、第六NMOS管NM6、第七NMOS管NM7和第三三极管Q2，所述电流源的输入端与电源电压相连，所述电流源的输出端分别与第六NMOS管NM6的漏极、第七NMOS管NM7的栅极以及第三三极管Q2的集电极相连，所述第六NMOS管NM6的栅极电压为第三偏置电压V
NB1
，源极与
地电位相连；所述第七NMOS管NM7的漏极与电源电压相连，源极与第三三极管Q2的基极相连，所述第三三极管Q2的基极...

【专利技术属性】
技术研发人员：李佳，
申请(专利权)人：思瑞浦微电子科技苏州股份有限公司，
类型：发明
国别省市：