半导体器件和包括半导体器件的半导体封装制造技术

半导体器件可以包括：衬底、位于衬底的底表面上的第一绝缘层、在第一绝缘层中的互连结构、在第一绝缘层的底表面上的第二绝缘层、以及设置在第二绝缘层中的多个下焊盘。每个下焊盘可以设置为使得其顶表面的宽度小于其底表面的宽度。下焊盘可以包括第一下焊盘、第二下焊盘和第三下焊盘。在平面图中，第一下焊盘和第三下焊盘可以分别与衬底的中心部分和边缘部分相邻，而第二下焊盘可以设置在其间。第二下焊盘的底表面的宽度可以小于第一下焊盘的底表面的宽度并且可以大于第三下焊盘的底表面的宽度。面的宽度。面的宽度。

【技术实现步骤摘要】
半导体器件和包括半导体器件的半导体封装
[0001]相关申请的交叉引用
[0002]本申请要求于2021年10月22日向韩国知识产权局递交的韩国专利申请10
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2021
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0142112的优先权，其全部内容通过引用合并于此。


[0003]本公开涉及一种半导体器件和包括该半导体器件的半导体封装，并且具体地，涉及一种具有提高的可靠性的半导体器件和包括该半导体器件的半导体封装。

技术介绍

[0004]随着电子工业的最新发展，对高性能、高速度和紧凑型电子元件的需求正在增加。为了满足这种需求，正在开发将多个半导体芯片安装在单个封装中的封装技术。
[0005]近来，市场对便携式电子设备的需求迅速增加，并且因此，需要减小构成便携式电子设备的电子元件的尺寸和重量。为此，有必要开发减小每个组件的尺寸和重量以及将多个单独组件集成在单个封装中的封装技术。特别是对于用于处理高频信号的半导体封装，不仅需要减小产品的尺寸，还需要实现良好的电学特性。

技术实现思路

[0006]本专利技术构思的实施例提供了一种具有提高的可靠性的半导体器件。
[0007]本专利技术构思的实施例提供了一种包括具有提高的可靠性的半导体器件的半导体封装。
[0008]根据本专利技术构思的实施例，一种半导体器件可以包括：衬底、位于衬底的底表面上的第一绝缘层、设置在第一绝缘层中的互连结构、在第一绝缘层的底表面上的第二绝缘层、以及设置在第二绝缘层中的多个下焊盘。下焊盘中的每一个可以设置为使得其顶表面的宽度小于其底表面的宽度。下焊盘可以包括第一下焊盘、第二下焊盘和第三下焊盘。当在平面图中观察时，第一下焊盘可以与衬底的中心相邻，第三下焊盘可以与衬底的边缘相邻，以及第二下焊盘可以设置在第一下焊盘与第三下焊盘之间。第一下焊盘的底表面的宽度可以大于第二下焊盘的底表面的宽度，且第二下焊盘的底表面的宽度可以大于第三下焊盘的底表面的宽度。
[0009]根据本专利技术构思的实施例，一种半导体封装可以包括第一半导体芯片以及位于第一半导体芯片的底表面上的第二半导体芯片。第一半导体芯片可以包括：衬底、位于衬底的底表面上的第一绝缘层、设置在第一绝缘层中的互连结构、在第一绝缘层的底表面上的第二绝缘层、以及设置在第二绝缘层中的多个下焊盘。多个下焊盘中的每一个的宽度可以随着到其底表面的距离减小而增加，并且多个下焊盘可以包括与衬底的中心相邻的第一下焊盘以及与衬底的边缘相邻的第二下焊盘。第一下焊盘的顶表面的宽度可以大于第二下焊盘的顶表面的宽度。
[0010]根据本专利技术构思的实施例，半导体封装可以包括封装衬底、位于该封装衬底上的
第一下半导体芯片、以及位于该第一下半导体芯片上的第一上半导体芯片。第一下半导体芯片和第一上半导体芯片中的每一个可以包括：衬底、位于衬底的底表面上的第一绝缘层、设置在第一绝缘层中的互连结构、在第一绝缘层的底表面上的第二绝缘层、以及设置在第二绝缘层中的多个下图案。第一下半导体芯片还可以包括位于衬底的顶表面上的第三绝缘层以及设置在第三绝缘层中的多个上图案。第一下半导体芯片的多个上图案可以与第一上半导体芯片的多个下图案接触，并且当在平面图中观察时，随着到衬底的中心的距离减小，多个下图案的顶表面的宽度可以逐渐增加。
[0011]根据本专利技术构思的实施例，半导体封装可以包括：第一下半导体芯片、以及位于该第一下半导体芯片上的第一上半导体芯片。第一下半导体芯片和第一上半导体芯片中的每一个可以包括：衬底、位于衬底的底表面上的第一绝缘层、以及设置在第一绝缘层中的互连结构。第一下半导体芯片还可以包括贯穿衬底的贯穿通孔。贯穿通孔可以包括第一通孔、第二通孔和第三通孔。当在平面图中观察时，第一通孔可以与衬底的中心相邻，第三通孔可以与衬底的边缘相邻，以及第二通孔可以设置在第一通孔与第三通孔之间。第一通孔的宽度可以大于第二通孔的宽度，且第二通孔的宽度可以大于第三通孔的宽度。
附图说明
[0012]图1是示出了根据本专利技术构思的示例实施例的包括半导体器件的半导体封装的平面图。
[0013]图2A是示出了根据本专利技术构思的示例实施例的半导体器件的一部分(例如，图1的A)的放大平面图。
[0014]图2B是示出了根据本专利技术构思的示例实施例的半导体器件的一部分(例如，图1的A)的放大平面图。
[0015]图3是沿图1的线I
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I
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截取以示出根据本专利技术构思的示例实施例的包括半导体器件的半导体封装的截面图。
[0016]图4是图3的部分B的放大截面图。
[0017]图5是沿图1的线I
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I
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截取以示出根据本专利技术构思的示例实施例的包括半导体器件的半导体封装的截面图。
[0018]图6是图5的部分C的放大截面图。
[0019]图7是沿图1的线I
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I
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截取以示出根据本专利技术构思的示例实施例的包括半导体器件的半导体封装的截面图。
[0020]图8是图7的部分D的放大截面图。
[0021]图9是示出了根据本专利技术构思的示例实施例的包括半导体器件的半导体封装的平面图。
[0022]图10是示出了根据本专利技术构思的示例实施例的包括半导体器件的半导体封装的平面图。
[0023]图11是沿图10的线I
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I
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截取以示出根据本专利技术构思的示例实施例的包括半导体器件的半导体封装的截面图。
[0024]图12是图11的部分B的放大截面图。
[0025]图13是示出了根据本专利技术构思的示例实施例的包括半导体器件的半导体封装的
平面图。
[0026]图14是沿图13的线I
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I
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截取以示出根据本专利技术构思的示例实施例的包括半导体器件的半导体封装的截面图。
[0027]图15是示出了根据本专利技术构思的示例实施例的包括半导体器件的半导体封装的平面图。
[0028]图16是沿图15的线I
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I
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截取以示出根据本专利技术构思的示例实施例的包括半导体器件的半导体封装的截面图。
[0029]图17、图18、图19、图20、图21和图22是示出了根据本专利技术构思的示例实施例的制造包括半导体器件的半导体封装的方法的截面图。
具体实施方式
[0030]现在将参照示出了示例性实施例的附图来更全面地描述本专利技术构思的示例实施例。贯穿附图，相似的附图标记指代相似的元件。
[0031]图1是示出了根据本专利技术构思的示例实施例的包括半导体器件的半导体封装的平面图。图2A是示出了根据本专利技术构思的示例实施例的半导体器件的一部分(例如，图1的A)的放大平面图。图2B是示出了根据本专利技术构思的示例实施例的半导体器件的一部分(例如，图1的A)的放大平面图。图3是沿图1的线I
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I
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截取以示出根据本专利技术构思的示例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：衬底；第一绝缘层，在所述衬底的底表面上；互连结构，设置在所述第一绝缘层中；第二绝缘层，在所述第一绝缘层的底表面上；以及多个下焊盘，设置在所述第二绝缘层中，其中，所述多个下焊盘中的每个下焊盘被设置为使得该下焊盘的顶表面的宽度小于该下焊盘的底表面的宽度，其中，所述多个下焊盘包括第一下焊盘、第二下焊盘和第三下焊盘，其中，当在平面图中观察时，所述第一下焊盘与所述衬底的中心相邻，所述第三下焊盘与所述衬底的边缘相邻，以及所述第二下焊盘设置在所述第一下焊盘与所述第三下焊盘之间，其中，所述第一下焊盘的底表面的宽度大于所述第二下焊盘的底表面的宽度，以及其中，所述第二下焊盘的底表面的宽度大于所述第三下焊盘的底表面的宽度。2.根据权利要求1所述的半导体器件，其中，当在截面图中观察时，所述多个下焊盘中的每个下焊盘具有三角形形状、梯形形状、阶梯形形状之一。3.根据权利要求1所述的半导体器件，其中，当在平面图中观察时，所述多个下焊盘中的每个下焊盘具有圆形形状、三角形形状、矩形形状、以及具有五个或更多个边或角的多边形形状之一。4.根据权利要求1所述的半导体器件，其中，当在平面图中观察时，随着到所述衬底的中心的距离减小，所述多个下焊盘的底表面的宽度逐渐增大，其中，所述第一下焊盘的底表面的宽度是所述第二下焊盘的底表面的宽度的110％至150％，以及其中，所述第一下焊盘的底表面的宽度大于所述第三下焊盘的底表面的宽度的150％，且等于或小于所述第三下焊盘的底表面的宽度的500％。5.根据权利要求1所述的半导体器件，还包括：第三绝缘层，在所述衬底的顶表面上；以及多个上焊盘，设置在所述第三绝缘层中，其中，所述多个上焊盘中的每个上焊盘被设置为使得该上焊盘的顶表面的宽度大于该上焊盘的底表面的宽度。6.根据权利要求5所述的半导体器件，其中，所述多个上焊盘包括第一上焊盘、第二上焊盘和第三上焊盘，其中，当在平面图中观察时，所述第一上焊盘与所述衬底的中心相邻，所述第三上焊盘与所述衬底的边缘相邻，以及所述第二上焊盘设置在所述第一上焊盘与所述第三上焊盘之间，其中，所述第一上焊盘的顶表面的宽度大于所述第二上焊盘的顶表面的宽度，以及其中，所述第二上焊盘的顶表面的宽度大于所述第三上焊盘的顶表面的宽度。7.根据权利要求5所述的半导体器件，还包括：
贯穿通孔，被设置为贯穿所述衬底并耦接到所述互连结构，其中，所述多个上焊盘与所述多个下焊盘通过所述贯穿通孔彼此电连接。8.根据权利要求5所述的半导体器件，其中，所述多个下焊盘中的每个下焊盘的底表面是平坦的，以及其中，所述多个上焊盘中的每个上焊盘的顶表面是平坦的。9.根据权利要求5所述的半导体器件，其中，当在截面图中观察时，所述多个上焊盘中的每个上焊盘具有三角形形状、梯形形状、阶梯形形状之一。10.根据权利要求5所述的半导体器件，其中，当在平面图中观察时，所述多个上焊盘中的每个上焊盘具有圆形形状、三角形形状、矩形形状、以及具有五个或更多个边或角的多边形形状之一。11.根据权利要求1所述的半导体器件，其中，当在平面图中观察时，第一单元区域中的下焊盘的总面积大于第二单元区域中的下焊盘的总面积，其中，所述第一单元区域与所述第二单元区域具...

【专利技术属性】
技术研发人员：吴晙荣，姜芸炳，金炳赞，朴点龙，李忠善，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：