增强型MOSFET器件及其制备方法技术

本申请公开了一种增强型MOSFET器件，包括：衬底；N型GaN缓冲层，位于衬底的上方；U型GaN层，位于N型GaN缓冲层的上方；P型GaN层，位于U型GaN层的上方；N型Poly

【技术实现步骤摘要】
增强型MOSFET器件及其制备方法


[0001]本专利技术涉及半导体领域，具体涉及增强型MOSFET器件及其制备方法。

技术介绍

[0002]功率MOS器件是高频电力电子装置的核心部件，近年来通过对器件结构、生产工艺的改进，已经使得增强型MOSFET器件性能显著提高。
[0003]随着增强型MOSFET制造技术越来越成熟，半导体器件尺寸越来越小，但器件工作电压并未能随之等比减小，这就导致沟道区的横向和纵向电场显著增加。载流子在高场中获得足够的能量，形成热载流子的几率大大增加。这些高能载流子在器件沟道中能够翻越界面势垒，注入栅介质层，并在栅介质层界面产生界面态，或被栅介质层中的电荷陷阱俘获，导致器件特性，如阈值电压、跨导和线性区及饱和区漏电流的退化，使电路性能随时间逐渐退化。

技术实现思路

[0004]本专利技术针对上述问题，克服至少一个不足，提出了增强型MOSFET器件及其制备方法。
[0005]本专利技术采取的技术方案如下：
[0006]一种增强型MOSFET器件，包括：
[0007]衬底；
[0008]N型GaN缓冲层，位于所述衬底的上方；
[0009]U型GaN层，位于所述N型GaN缓冲层的上方；
[0010]P型GaN层，位于所述U型GaN层的上方；
[0011]N型Poly
‑
Si层，位于所述P型GaN层以及U型GaN层的上方；
[0012]栅介质层，位于所述N型Poly
‑
Si层的上方；
[0013]栅极，位于所述栅介质层的上方；
[0014]源极，位于所述N型Poly
‑
Si层的上方；
[0015]漏极，位于所述N型Poly
‑
Si层的上方，所述漏极和所述源极分别位于栅极两侧。
[0016]本申请源极和漏极与N型Poly
‑
Si层形成欧姆接触；为改善热载流子效应对MOSFET器件可靠性的影响，本专利技术通过改变P型沟道层结构，将N型Poly
‑
Si层直接形成在载流子浓度较低的U型GaN层上，再将漏极形成在N型Poly
‑
Si层上，采用此结构相当于形成漏极的扩散区，利用缓变结代替突变结，可以将漏端的峰值电场降低，从而达到抑制热载流子效应的目的；由于目前的外延重掺N
‑
GaN层成本较高，本专利技术采用N型Poly
‑
Si层替代市面上常用的N
‑
GaN结构，在保留原有结构器件性能的前提下，降低制造成本，此外，N型Poly
‑
Si层相对GaN的高阻特性，有助于提高MOSFET的击穿电压，提高器件的可靠性。
[0017]于本专利技术其中一实施例中，所述衬底为Al2O3衬底、SiC衬底或Si衬底。实际运用时并不限于这三种。
[0018]于本专利技术其中一实施例中，所述栅介质层的材质为Al2O3、SiO2或Si3N4。实际运用时并不限于这三种。
[0019]于本专利技术其中一实施例中，所述N型GaN缓冲层载流子浓度为
‑2×
10
19
至
‑5×
10
19
cm
‑3，厚度为1um至1.2um。
[0020]于本专利技术其中一实施例中，所述U型GaN层载流子浓度为
‑3×
10
16
至
‑9×
10
16
cm
‑3，厚度为5um至8um。
[0021]于本专利技术其中一实施例中，所述P型GaN层载流子浓度为3
×
10
17
至3
×
10
18
cm
‑3，厚度为1um至1.2um。
[0022]于本专利技术其中一实施例中，所述N型Poly
‑
Si层载流子浓度为
‑1×
10
20
至
‑3×
10
20
cm
‑3，厚度为200nm至300nm。
[0023]本申请还公开了一种增强型MOSFET器件的制备方法，包括以下步骤：
[0024]S1、在衬底上方依次沉淀N型GaN缓冲层、U型GaN层和P型GaN层以形成外延片，然后清洗外延片；
[0025]S2、刻蚀P型GaN层；
[0026]S3、在P型GaN层和U型GaN层上二次外延生长N型Poly
‑
Si层；
[0027]S4、刻蚀N型Poly
‑
Si层；
[0028]S5、在外延片上表面沉积栅介质层，并刻蚀栅介质层；
[0029]S6、通过电子束蒸镀工艺在N型Poly
‑
Si层上形成源极和漏极，在栅介质层上形成栅极。
[0030]于本专利技术其中一实施例中，所述N型GaN缓冲层载流子浓度为
‑2×
10
19
至
‑5×
10
19
cm
‑3，厚度为1um至1.2um；
[0031]所述U型GaN层载流子浓度为
‑3×
10
16
至
‑9×
10
16
cm
‑3，厚度为5um至8um；
[0032]所述P型GaN层载流子浓度为3
×
10
17
至3
×
10
18
cm
‑3，厚度为1um至1.2um；
[0033]所述N型Poly
‑
Si层载流子浓度为
‑1×
10
20
至
‑3×
10
20
cm
‑3，厚度为200nm至300nm。
[0034]于本专利技术其中一实施例中，所述衬底为Al2O3衬底、SiC衬底或Si衬底；所述栅介质层的材质为Al2O3、SiO2或Si3N4。
[0035]本专利技术的有益效果是：本申请源极和漏极与N型Poly
‑
Si层形成欧姆接触；为改善热载流子效应对MOSFET器件可靠性的影响，本专利技术通过改变P型沟道层结构，将漏极形成于载流子浓度较低的U型GaN层上，采用此结构相当于形成漏极的扩散区，利用缓变结代替突变结，可以将漏端的峰值电场降低，从而达到抑制热载流子效应的目的；由于目前的外延重掺N
‑
GaN层成本较高，本专利技术采用N型Poly
‑
Si层替代市面上常用的N
‑
GaN结构，在保留原有结构器件性能的前提下，降低制造成本，此外，N型Poly
‑
Si层相对GaN的高阻特性，有助于提高MOSFET的击穿电压，提高器件的可靠性。
附图说明
[0036]图1是增强型MOSFET器件的示意图；本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种增强型MOSFET器件，其特征在于，包括：衬底；N型GaN缓冲层，位于所述衬底的上方；U型GaN层，位于所述N型GaN缓冲层的上方；P型GaN层，位于所述U型GaN层的上方；N型Poly
‑
Si层，位于所述P型GaN层以及U型GaN层的上方；栅介质层，位于所述N型Poly
‑
Si层的上方；栅极，位于所述栅介质层的上方；源极，位于所述N型Poly
‑
Si层的上方；漏极，位于所述N型Poly
‑
Si层上方，所述漏极和所述源极分别位于栅极两侧。2.如权利要求1所述的增强型MOSFET器件，其特征在于，所述衬底为Al2O3衬底、SiC衬底或Si衬底。3.如权利要求1所述的增强型MOSFET器件，其特征在于，所述栅介质层的材质为Al2O3、SiO2或Si3N4。4.如权利要求1所述的增强型MOSFET器件，其特征在于，所述N型GaN缓冲层载流子浓度为
‑2×
10
19
至
‑5×
10
19
cm
‑3，厚度为1um至1.2um。5.如权利要求1所述的增强型MOSFET器件，其特征在于，所述U型GaN层载流子浓度为
‑3×
10
16
至
‑9×
10
16
cm
‑3，厚度为5um至8um。6.如权利要求1所述的增强型MOSFET器件，其特征在于，所述P型GaN层载流子浓度为3
×
10
17
至3
×
10
18
cm
‑3，厚度为1um至1.2um。7.如权利要求1所述的增强型MOSFET器件，其特征在于，所述N型Poly
‑
Si层载流子浓度为
‑1×
10
20
至

【专利技术属性】
技术研发人员：李京波，雷剑鹏，龚彬彬，王小周，
申请(专利权)人：浙江芯科半导体有限公司，
类型：发明
国别省市：