半导体装置、电力变换装置以及半导体装置的制造方法制造方法及图纸

本公开所涉及的半导体装置具备：栅极电极(8)，设置于栅极沟槽(6)内，以相对源极区域(4)隔着栅极绝缘膜(7)对置的方式设置；第2导电类型的第1底部保护区域(15)，设置于栅极绝缘膜(7)的下方；第2导电类型的第1连接区域(17)，在栅极沟槽(6)的延伸方向上以第1间隔(dp1)设置多个，将第1底部保护区域(15)和体区域(3)电连接；肖特基电极(12)，设置于肖特基沟槽(10)内；第2导电类型的第2底部保护区域(16)，设置于肖特基电极(12)的下方；以及第2导电类型的第2连接区域(18、18a、18b)，在肖特基沟槽(10)的延伸方向上以比第1间隔(dp1)小的第2间隔(dp2)设置多个，将第2底部保护区域(16)和体区域(3)电连接。连接。连接。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置、电力变换装置以及半导体装置的制造方法


[0001]本公开涉及半导体装置、电力变换装置以及半导体装置的制造方法。

技术介绍

[0002]作为以往的半导体装置，有在半导体基体(半导体芯片)的正面侧具备栅极沟槽和接触沟槽的沟槽型SiC
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MOSFET(Metal
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Oxide
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Semiconductor Field
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Effect
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Transistor：绝缘栅极型场效应晶体管)。栅极沟槽是指，隔着栅极绝缘膜埋入栅极电极的沟槽。接触沟槽是指，埋入具有由肖特基电极构成的肖特基接合的SBD(Schottky Barrier Diode)的沟槽。
[0003]在该以往的半导体装置中，栅极沟槽、接触沟槽从p型基极层的相对n
+
型碳化硅基板侧相反的一侧(碳化硅半导体基体的第1主面侧)的表面贯通p型基极层而到达n型高浓度区域。栅极沟槽被配置成在纵深方向(X
‑
X
’
方向)上延伸的平行的条纹状的平面布局。另外，接触沟槽在相邻的栅极沟槽之间被配置成与栅极沟槽平行并且离开栅极沟槽而在X
‑
X
’
方向上延伸的条纹状的平面布局。
[0004]如上述的具有沟槽构造的纵型MOSFET由于相对基板表面垂直地形成沟道，所以相比于相对基板表面平行地形成沟道的平面构造，能够增加每单位面积的单元密度，使每单位面积的电流密度增加，所以从成本面而言有利。另外，在相同的导通电阻(Ron)的元件彼此中比较的情况下，沟槽栅极构造相比于在碳化硅基体上平板状地设置有MOS栅极的平面栅极构造，能够减小元件面积(芯片面积)。
[0005]另一方面，在如上述的内置SBD的构造中，在内置SBD和MOSFET中能够共用漂移区域，所以能够进一步减小将外装SBD和MOSFET合起来的芯片面积。另外，在内置SBD的构造中，即使MOSFET的漏极的电压成为由p型基极层和n
‑
型漂移层形成的体二极管的内建电压以上，构成体二极管的pn结附近的电位差由于在漂移区域保持电压而变低，难以在体二极管中流过电流。因此，与外装SBD的情况不同，不会直至大电流在体二极管中流过电流，能够抑制由于体二极管的双极性动作特性经时地变化(经年劣化)而可靠性降低。
[0006]在上述以往的半导体装置中，进而，在n
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型漂移层的相对n
+
型碳化硅基板侧相反的一侧(碳化硅半导体基体的第1主面侧)的表面层，选择性地设置有p
+
型基极区域。p
+
型基极区域形成于栅极沟槽、接触沟槽之下，p
+
型基极区域的宽度比栅极沟槽、接触沟槽的宽度宽。另外，p
+
型基极区域离开p型基极层地设置。在栅极沟槽、接触沟槽的底部，为了缓和施加到栅极绝缘膜的电场而设置有p
+
型基极区域。
[0007]此外，n型高浓度区域是以比n
+
型碳化硅基板低且比n
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型漂移层高的杂质浓度例如掺杂有氮的高浓度n型漂移层。n型高浓度区域是使载流子的扩展电阻降低的、所谓电流扩散层(Current Spreading Layer：CSL)(例如专利文献1)。
[0008]现有技术文献
[0009]专利文献
[0010]专利文献1：日本特开2019
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216224号公报(段落0002
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0010、0027
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0034、图1以及图
3)

技术实现思路

[0011]在内置SBD的沟槽型的半导体装置中，在n型半导体区域露出的沟槽侧面易于成为高电场，在施加逆向偏置时，存在来自形成于该部分的肖特基界面的泄漏电流增大而元件的耐压恶化的可能性。针对该问题，通过使形成SBD的区域周边的n型半导体区域低浓度化，能够抑制施加逆向偏置时的SBD的泄漏电流增大。但是，专利文献1记载的半导体装置由于在形成栅极沟槽的区域和形成接触沟槽的区域同样地构成周围的杂质层，所以在想要使n型高浓度区域低浓度化来抑制上述泄漏电流增大时，MOSFET的导通电阻增大。即，难以改善MOSFET和SBD的特性的折中。
[0012]本公开是为了解决如上述的课题而完成的，其目的在于提供在内置SBD的沟槽型的半导体装置中能够降低元件的导通电阻并且抑制SBD的泄漏电流增大的半导体装置。
[0013]本公开所涉及的半导体装置具备：第1导电类型的漂移层；第2导电类型的体区域；第1导电类型的源极区域；栅极绝缘膜，设置于在漂移层的厚度方向上贯通体区域的栅极沟槽内；栅极电极，设置于栅极沟槽内，以相对源极区域隔着栅极绝缘膜对置的方式设置；第2导电类型的第1底部保护区域，设置于栅极绝缘膜的下方；第2导电类型的第1连接区域，在栅极沟槽的延伸方向上以第1间隔设置多个，将第1底部保护区域和体区域电连接；肖特基电极，设置于在漂移层的厚度方向上贯通体区域的肖特基沟槽内，在肖特基沟槽的侧面形成有肖特基界面；第2导电类型的第2底部保护区域，设置于肖特基电极的下方；以及第2导电类型的第2连接区域，在肖特基沟槽的延伸方向上以比第1间隔小的第2间隔设置多个，将第2底部保护区域和体区域电连接。
[0014]本公开所涉及的半导体装置的制造方法具备：在第1导电类型的漂移层的上层部形成第2导电类型的体区域的工序；在体区域的上层部选择性地形成第1导电类型的源极区域的工序；形成贯通源极区域以及体区域而到达漂移层的栅极沟槽的工序；形成贯通体区域而到达漂移层的肖特基沟槽的工序；在栅极沟槽的下方形成第2导电类型的第1底部保护区域的工序；在肖特基沟槽的下方形成第2导电类型的第2底部保护区域的工序；使用在栅极沟槽的延伸方向上隔开第1间隔周期性地开口的掩模，在相对栅极沟槽的侧面倾斜的方向上进行离子注入，以连接体区域和第1底部保护区域的方式形成多个第2导电类型的第1连接区域的工序；使用在肖特基沟槽的延伸方向上隔开比第1间隔小的第2间隔周期性地开口的掩模，在相对肖特基沟槽的侧面倾斜的方向上进行离子注入，以连接体区域和第2底部保护区域的方式形成多个第2导电类型的第2连接区域的工序；在栅极沟槽的底部以及侧面形成栅极绝缘膜的工序；以隔着栅极绝缘膜埋入于栅极沟槽的方式形成栅极电极的工序；以及在肖特基沟槽内形成肖特基电极的工序。
[0015]另外，本公开所涉及的半导体装置的制造方法具备：在第1导电类型的第1漂移层的上层部，通过离子注入选择性地形成第2导电类型的第1底部保护区域以及第2导电类型的第2底部保护区域的工序；在第1漂移层、第1底部保护区域以及第2底部保护区域之上通过外延生长形成第1导电类型的第2漂移层的工序；在第2漂移层的上层部形成第2导电类型的体区域的工序；在体区域的上层部选择性地形成第1导电类型的源极区域的工序；形成贯通源极区域以及体区域而到达第1底部保护区域的栅极沟槽的工序；形成贯本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，具备：第1导电类型的漂移层；第2导电类型的体区域；第1导电类型的源极区域；栅极绝缘膜，设置于在所述漂移层的厚度方向上贯通所述体区域的栅极沟槽内；栅极电极，设置于所述栅极沟槽内，以相对所述源极区域隔着所述栅极绝缘膜对置的方式设置；第2导电类型的第1底部保护区域，设置于所述栅极绝缘膜的下方；第2导电类型的第1连接区域，在所述栅极沟槽的延伸方向上以第1间隔设置多个，将所述第1底部保护区域和所述体区域电连接；肖特基电极，设置于在所述漂移层的厚度方向上贯通所述体区域的肖特基沟槽内，在所述肖特基沟槽的侧面形成有肖特基界面；第2导电类型的第2底部保护区域，设置于所述肖特基电极的下方；以及第2导电类型的第2连接区域，在所述肖特基沟槽的延伸方向上以比所述第1间隔小的第2间隔设置多个，将所述第2底部保护区域和所述体区域电连接。2.根据权利要求1所述的半导体装置，其中，所述第1连接区域设置于所述栅极沟槽的两侧面。3.根据权利要求1或者2所述的半导体装置，其中，所述第2连接区域设置于所述肖特基沟槽的两侧面。4.根据权利要求1至3中的任意一项所述的半导体装置，其中，所述肖特基沟槽的延伸方向上的所述第2连接区域各自的长度比所述栅极沟槽的延伸方向上的所述第1连接区域各自的长度长。5.根据权利要求1至4中的任意一项所述的半导体装置，其中，所述第2连接区域的第2导电类型的杂质浓度高于所述第1连接区域。6.根据权利要求1至5中的任意一项所述的半导体装置，其中，还具备第2导电类型的第1电场缓和区域，该第1电场缓和区域设置于所述第1连接区域的下方，第2导电类型的杂质浓度比所述第1连接区域低。7.根据权利要求6所述的半导体装置，其中，所述第1电场缓和区域设置于所述第1底部保护区域的下方。8.根据权利要求1至7中的任意一项所述的半导体装置，其中，还具备第2导电类型的第2电场缓和区域，该第2电场缓和区域设置于所述第2连接区域的下方，第2导电类型的杂质浓度比所述第2连接区域低。9.根据权利要求8所述的半导体装置，其中，所述第2电场缓和区域设置于所述第2底部保护区域的下方。10.根据权利要求1至9中的任意一项所述的半导体装置，其中，还具备第1低电阻区域，该第1低电阻区域在所述栅极沟槽的延伸方向上设置于所述第1连接区域之间，第1导电类型的杂质浓度比所述漂移层高。11.根据权利要求1至10中的任意一项所述的半导体装置，其中，还具备第2低电阻区域，该第2低电阻区域在所述肖特基沟槽的延伸方向上设置于所述
第2连接区域之间，第1导电类型的杂质浓度比所述漂移层高。12.根据权利要求11所述的半导体装置，其中，还具备第1低电阻区域，该第1低电阻区域在所述栅极沟槽的延伸方向上设置于所述第1连接区域之间，第1导电类型的杂质浓度比所述漂移层高，所述第2低电阻区域的第1导电类型的杂质浓度高于所述第1低电阻区域。13.根据权利要求1至12中的任意一项所述的半导体装置，其中，所述漂移层将宽带隙半导体用作半导体材料。14.根据权利要求1至13中的任意一项所述的半导体装置，其中，所述漂移层具有在<11
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20>方向上设置有比0
°
大的偏离角的主面，将碳化硅用作半导体材料，所述栅极沟槽以及所述肖特基沟槽与<11
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20>方向平行地...

【专利技术属性】
技术研发人员：田中梨菜，八田英之，吉田基，福井裕，日野史郎，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：