半导体器件和半导体器件的制造方法技术

本发明专利技术提供具有低价格且可对每一个半导体芯片进行测试而且没有芯片尺寸的制约的叠层ＣＳＰ的半导体器件。把半导体芯片１的底面的整个面粘接到第１绝缘薄膜４上，把第２绝缘薄膜５粘接到半导体芯片１的上表面的整个面和第１绝缘薄膜４上。形成贯通第２绝缘薄膜５使半导体芯片１的上表面露出来的第１孔８，和贯通第１绝缘薄膜４和第２绝缘薄膜５的第２孔９和１０。向第１孔８内埋入第１导体１１，向第２孔９和１０内埋入第２导体１２和１３。在第１绝缘薄膜４的表面之上形成电连到第２导体１２和１３上的第１布线１５，在第绝缘薄膜５的表面之上形成电连到第１导体１１和第２导体１２和１３上的第２布线１４。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及具有高密度装配封装的半导体器件，特别是涉及其装配封装的小型化和薄型化。
技术介绍
近些年来，作为可在民用设备中使用的半导体器件装配封装，人们正在热中于高密度的芯片尺寸封装(CSF)的开发。其中，在装配封装内部叠层多个半导体芯片的被称之为封装内的系统(SiP)的叠层CSP的开发也很热门。在叠层CSP中，在基板之上重叠地装载多个半导体芯片，用引线键合技术进行结线、树脂密封。因此，就存在着2个问题。(1)必须把半导体芯片重叠为使得所有的半导体芯片的引线键合的焊盘都露出来。为此，归因于1个半导体芯片的芯片尺寸，就存在着别的半导体芯片会受到芯片尺寸的制约的问题。(2)由于在树脂密封后进行作为CSP的测试而不进行每一个半导体芯片的测试，故在每一个半导体芯片的成品率低的时候，就会存在着作为CSP的成品率将显著地降低的问题。这就是所谓的未知是否良好芯片(KGD)问题。于是，人们就提出了把电子部件埋入到多层布线基板内的方法(例如参看专利文献1和专利文献2)。若用这些方法，则也可以对每一块多层布线基板都进行测试。但是，在这些方法中，存在着需要每一个半导体芯片的组装工序，或不能提高装配密度等的制约。特许3212127号公报(图1) 特开2001-68624号公报
技术实现思路
本专利技术就是鉴于上述事情而专利技术的，目的在于提供本身为低价格且可以对每一个半导体芯片进行测试而且没有芯片尺寸的制约的高密度的叠层CSP的半导体器件。此外，本专利技术的目的还在于提供具有低价格且可以对每一个半导体芯片进行测试而且没有芯片尺寸的制约的叠层CSP的半导体器件的制造方法。目的为解决上述那些问题的本专利技术的第1特征的半导体器件具有下表面具有第1平面的第1绝缘薄膜；配置在第1平面之下的第1布线层；配置在第1绝缘薄膜之上的第1半导体芯片；配置在第1半导体芯片和第1绝缘薄膜之上，上表面具有第2平面的第2绝缘薄膜；配置在第2平面之上，电连到第1半导体芯片上的第2布线层；贯通第1绝缘薄膜和第2绝缘薄膜电连到第1布线层和第2布线层上的第1导体柱；贯通第2绝缘薄膜电连到第1半导体芯片和第2布线层上的导体。本专利技术的第2特征的半导体器件具有上表面具有第1平面的导体板；配置在第1平面之上的粘接层；配置在粘接层之上的第1半导体芯片；配置在第1半导体芯片和导体板之上，上表面具有第2平面的第1绝缘薄膜；配置在第2平面之上，电连到第1半导体芯片上的第1布线层。本专利技术的第3特征的半导体器件的制造方法包括把半导体芯片的底面的整个面粘接到第1绝缘薄膜上把第2绝缘薄膜粘接到半导体芯片的上表面的整个面和第1绝缘薄膜上；形成贯通第2绝缘薄膜，使半导体芯片的上表面露出来的第1孔，贯通第1绝缘薄膜和第2绝缘薄膜的第2孔；向第1孔内埋入第1导体和向第2孔内埋入第2导体；在第1绝缘薄膜的表面之上形成电连到第2导体上的第1布线，在第2绝缘薄膜的表面之上形成电连到第1导体和第2导体上的第2布线。本专利技术的第4特征的半导体器件的制造方法包括使半导体芯片的底面的整个面粘接到金属板上，把第1绝缘薄膜粘接到半导体芯片的上表面整个面和金属板上；形成贯通第1绝缘薄膜使半导体芯片的上表面露出来的孔；向孔内埋入第1导体；在第1绝缘薄膜的表面之上形成电连到第1导体上的第1布线。附图说明图1(a)是实施形态1的半导体器件的俯视图。(b)是(a)的I-I方向的剖面图。图2是实施形态1的半导体器件的制造途中的剖面图(其1)。图3是实施形态1的半导体器件的制造途中的剖面图(其2)。图4是实施形态1的半导体器件的制造途中的剖面图(其3)。图5是实施形态2的半导体器件的剖面图。图6是实施形态3的半导体器件的剖面图。图7是实施形态4的半导体器件的剖面图。图8是实施形态5的半导体器件的剖面图。图9(a)是实施形态6的半导体器件的俯视图。(b)是(a)的I-I方向的剖面图。图10是实施形态6的半导体器件的制造途中的剖面图(其1)。图11是实施形态6的半导体器件的制造途中的剖面图(其2)。图12是实施形态6的半导体器件的制造途中的剖面图(其3)。图13是图7的实施形态的半导体器件的剖面图。图14(a)是实施形态8的半导体器件的俯视图。(b)是(a)的I-I方向的剖面图。图15是实施形态8的半导体器件的制造途中的剖面图(其1)。图16是实施形态8的半导体器件的制造途中的剖面图(其2)。具体实施例方式其次，参看附图，对本专利技术的实施形态进行说明。在以下的图面的记载中，对于同一或类似的部分都赋予了同一或类似的标号。此外，图面是模式性的图面，应当留意厚度和平面尺寸之间的关系、各层的厚度的比率等与现实的上述关系和比率是不同的。(实施形态1)本专利技术的实施形态1的半导体器件33，如图1所示，具有绝缘薄膜4、5，布线层14、15，半导体芯片1，导体柱11到13，导电球17。半导体器件33构成有所谓的封装。绝缘薄膜4下表面具有平面。该平面配置在从半导体芯片1的下方到侧下方的下方。绝缘薄膜4是树脂。作为树脂，使用可密封半导体芯片1的树脂。说得更具体点，使用堆积基板的叠层用树脂。例如可以使用(日本)味之素株式会社的商品名为ABF的树脂。布线层15，配置在从半导体芯片1的下方到侧方下方的绝缘薄膜4的下表面的平面之下。布线层15具有再布线图形。半导体芯片1的两个表面和侧面，已用绝缘薄膜4和5密封起来。半导体芯片1配置在绝缘薄膜4之上。半导体芯片1具有半导体衬底2和半导体元件形成区3。半导体元件形成区3配置在半导体衬底2之上。半导体元件形成区3具有电极。绝缘薄膜5配置在半导体芯片1和绝缘薄膜4之上。绝缘薄膜5使用与绝缘薄膜4同样的树脂。绝缘薄膜5的上表面具有平面。该平面配置在从半导体芯片1的上方到侧方的上方。如图2(b)所示，绝缘薄膜4的半导体芯片1的下方的膜厚d2，与绝缘薄膜5的第1半导体芯片1的上方的膜厚d3相等。绝缘薄膜4的半导体芯片1的侧方的膜厚d4与绝缘薄膜5的第1半导体芯片1的侧方的膜厚d5相等。布线层14，具有再布线图形。布线层14的再布线图形，电连到半导体芯片1的电极上。布线层14，配置在从半导体芯片1的上方到侧方的上方的绝缘薄膜5的上表面的平面之上。导体柱12和13，构成贯通电极用的通路。导体柱12贯通绝缘薄膜5。导体柱13贯通绝缘薄膜4。导体柱12和13，已电连到布线层14和15上。导体柱12和13，配置在半导体芯片1的侧方。导体柱12和13，配置在半导体芯片1的外周上。导体柱12和13配置在半导体器件33的外围部分上。本身为通路的导体柱11，贯通绝缘薄膜5。导体柱11已电连到半导体芯片1的电极和布线层14上。成为装配用球的导电球17，电连接到布线层15上。导体柱11配置在半导体芯片1的外围部分上。实施形态1的半导体器件，可作为单体的薄型CSP使用。就是说，是半导体器件单体，可以进行半导体芯片1的测试。半导体器件，由于在上表面和下表面这两方上具有布线层14和15，故可以采用将多个半导体器件叠层，把多个半导体器件的彼此的布线层14和15连接起来的办法构成叠层CSP。考虑半导体器件的厚度。半导体芯片1的厚度是50微米，在半导体芯片1之上和下边的绝缘薄膜4和5的厚度分别可以作成为30到40微米。借助于此，半导体器件的厚度就变成为每一者本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于具有：下表面具有第１平面的第１绝缘薄膜；配置在上述第１平面之下的第１布线层；配置在上述第１绝缘薄膜之上的第１半导体芯片；配置在上述第１半导体芯片和上述第１绝缘薄膜之上，上表面具有第２ 平面的第２绝缘薄膜；配置在上述第２平面之上，电连到上述第１半导体芯片上的第２布线层；贯通上述第１绝缘薄膜和上述第２绝缘薄膜电连到上述第１布线层和上述第２布线层上的第１导体柱；贯通上述第２绝缘薄膜，电连到上述第１半导体 芯片和上述第２布线层上的导体。

【技术特征摘要】
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【专利技术属性】
技术研发人员：大冢雅司，田窪知章，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]