半导体结构的制造方法技术

本发明专利技术公开一种半导体结构的制造方法，包括以下步骤。提供基底。基底具有第一区与第二区。在第一区中的基底上形成堆叠结构。堆叠结构包括第一介电层、电荷存储层、第二介电层、第一导体层与第一硬掩模层。在第二区中的基底上形成介电材料层。在第二区中的介电材料层上形成第二导体层。形成第一图案化光致抗蚀剂层，其中第一图案化光致抗蚀剂层暴露出第一区中的第一硬掩模层与第二区中的部分介电材料层。利用第一图案化光致抗蚀剂层作为掩模，移除由第一图案化光致抗蚀剂层所暴露出的第一硬掩模层与由第一图案化光致抗蚀剂层所暴露出的部分介电材料层。部分介电材料层。部分介电材料层。

【技术实现步骤摘要】
半导体结构的制造方法


[0001]本专利技术涉及一种半导体结构的制造方法，且特别是涉及一种可降低制作工艺复杂度与制造成本的半导体结构的制造方法。

技术介绍

[0002]随着半导体技术进步，半导体制作工艺越来越复杂，且制造成本不断增加。此外，当芯片上具有不同元件区时，会进一步增加制作工艺复杂度。因此，如何降低制作工艺复杂度与制造成本为目前持续努力的目标。

技术实现思路

[0003]本专利技术提供一种半导体结构的制造方法，其可降低制作工艺复杂度与制造成本。
[0004]本专利技术提出一种半导体结构的制造方法，包括以下步骤。提供基底。基底具有第一区与第二区。在第一区中的基底上形成堆叠结构。堆叠结构包括第一介电层、电荷存储层、第二介电层、第一导体层与第一硬掩模层。第一介电层位于基底上。电荷存储层位于第一介电层上。第二介电层位于电荷存储层上。第一导体层位于第二介电层上。第一硬掩模层位于第一导体层上。在第二区中的基底上形成介电材料层。在第二区中的介电材料层上形成第二导体层。形成第一图案化光致抗蚀剂层，其中第一图案化光致抗蚀剂层暴露出第一区中的第一硬掩模层与第二区中的部分介电材料层。利用第一图案化光致抗蚀剂层作为掩模，移除由第一图案化光致抗蚀剂层所暴露出的第一硬掩模层与由第一图案化光致抗蚀剂层所暴露出的部分介电材料层。
[0005]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，由第一图案化光致抗蚀剂层所暴露出的第一硬掩模层与由第一图案化光致抗蚀剂层所暴露出的部分介电材料层的移除方法可包括进行蚀刻制作工艺。
[0006]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，在上述蚀刻制作工艺中，第一硬掩模层的蚀刻率与介电材料层的蚀刻率的比值范围可为1.5至1。
[0007]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，在上述蚀刻制作工艺中，第一硬掩模层的蚀刻率与介电材料层的蚀刻率的比值范围可为1.3至1。
[0008]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，蚀刻制作工艺例如是干式蚀刻制作工艺。
[0009]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，第一图案化光致抗蚀剂层可覆盖部分第一硬掩模层。
[0010]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，在移除由第一图案化光致抗蚀剂层所暴露出的第一硬掩模层之后，可留下被第一图案化光致抗蚀剂层所覆盖的部分第一硬掩模层。
[0011]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，堆叠结构还可包括第二硬掩模层。第二硬掩模层位于第一硬掩模层与第一导体层之间。在移除由第一图案
化光致抗蚀剂层所暴露出的第一硬掩模层之后，第一图案化光致抗蚀剂层可暴露出第二硬掩模层。
[0012]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，还可包括下步骤。利用第一图案化光致抗蚀剂层作为掩模，移除由第一图案化光致抗蚀剂层所暴露出的第二硬掩模层。
[0013]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，第一图案化光致抗蚀剂层可覆盖部分第二硬掩模层。
[0014]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，在移除由第一图案化光致抗蚀剂层所暴露出的第二硬掩模层之后，可留下被第一图案化光致抗蚀剂层所覆盖的部分第二硬掩模层。
[0015]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，还可包括以下步骤。在移除由第一图案化光致抗蚀剂层所暴露出的部分介电材料层之后，利用第一图案化光致抗蚀剂层作为掩模，在第二导体层的两侧的基底中形成两个掺杂区。
[0016]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，还可包括以下步骤。在形成掺杂区之后，移除第一图案化光致抗蚀剂层。
[0017]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，第二导体层的形成方法可包括以下步骤。在第二区中的介电材料层上形成导体材料层。在堆叠结构与导体材料层上共形地形成硬掩模材料层。在第二区中的硬掩模材料层上形成第二图案化光致抗蚀剂层。第二图案化光致抗蚀剂层不位于第一区中的堆叠结构的正上方。移除由第二图案化光致抗蚀剂层所暴露出的部分硬掩模材料层，而形成第二硬掩模层。移除由第二硬掩模层所暴露出的第二区中的部分导体材料层。
[0018]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，在移除由第二硬掩模层所暴露出的第二区中的部分导体材料层的过程中，可同时降低第一区中的第一硬掩模层的高度。
[0019]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，第一图案化光致抗蚀剂层可覆盖第二导体层。
[0020]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，还可包括以下步骤。在堆叠结构的侧壁上形成间隙壁。
[0021]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，还可包括以下步骤。在第一区中的基底中形成隔离结构。
[0022]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，部分堆叠结构可位于隔离结构的正上方。
[0023]依照本专利技术的一实施例所述，在上述半导体结构的制造方法中，第一区例如是存储器区。第二区例如是逻辑元件区。
[0024]基于上述，在本专利技术一实施例的半导体结构的制造方法中，利用第一图案化光致抗蚀剂层作为掩模，移除由第一图案化光致抗蚀剂层所暴露出的第一硬掩模层与由第一图案化光致抗蚀剂层所暴露出的部分介电材料层。由此，可降低制作工艺复杂度与制造成本。
[0025]为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
[0026]图1A至图1F为本专利技术一实施例的半导体结构的制造流程剖视图。
具体实施方式
[0027]图1A至图1F为根据本专利技术一实施例的半导体结构的制造流程剖视图。
[0028]请参照图1A，提供基底100。基底100具有第一区R1与第二区R2。基底100可为半导体基底，如硅基底。在一些实施例中，第一区R1可为存储器区，且第二区R2可为逻辑元件区。举例来说，存储器区可为非挥发性存储器区(如，闪存存储器区)，且逻辑元件区可为高压元件区(如，高压晶体管元件区)，但本专利技术并不以此为限。此外，可在第一区R1中的基底100中形成隔离结构102。另外，可在第二区R2中的基底100中形成隔离结构104。隔离结构102与隔离结构104例如是浅沟渠隔离结构。隔离结构102与隔离结构104的材料例如是氧化硅。在一些实施例中，隔离结构102与隔离结构104可通过相同制作工艺同时形成。
[0029]接着，在第一区R1中的基底100上形成堆叠结构106。部分堆叠结构106可位于隔离结构102的正上方。堆叠结构106包括介电层108、电荷存储层110、介电层112、导体层114与硬掩模层116。介电层108位于基底100上。介电层108的材料例如是氧化硅。电荷存储层110位本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制造方法，包括：提供基底，其中所述基底具有第一区与第二区；在所述第一区中的所述基底上形成堆叠结构，其中所述堆叠结构包括：第一介电层，位于所述基底上；电荷存储层，位于所述第一介电层上；第二介电层，位于所述电荷存储层上；第一导体层，位于所述第二介电层上；以及第一硬掩模层，位于所述第一导体层上；在所述第二区中的所述基底上形成介电材料层；在所述第二区中的所述介电材料层上形成第二导体层；形成第一图案化光致抗蚀剂层，其中所述第一图案化光致抗蚀剂层暴露出所述第一区中的所述第一硬掩模层与所述第二区中的部分所述介电材料层；以及利用所述第一图案化光致抗蚀剂层作为掩模，移除由所述第一图案化光致抗蚀剂层所暴露出的所述第一硬掩模层与由所述第一图案化光致抗蚀剂层所暴露出的部分所述介电材料层。2.如权利要求1所述的半导体结构的制造方法，其中由所述第一图案化光致抗蚀剂层所暴露出的所述第一硬掩模层与由所述第一图案化光致抗蚀剂层所暴露出的部分所述介电材料层的移除方法包括进行蚀刻制作工艺。3.如权利要求2所述的半导体结构的制造方法，其中在所述蚀刻制作工艺中，所述第一硬掩模层的蚀刻率与所述介电材料层的蚀刻率的比值范围为1.5至1。4.如权利要求2所述的半导体结构的制造方法，其中在所述蚀刻制作工艺中，所述第一硬掩模层的蚀刻率与所述介电材料层的蚀刻率的比值范围为1.3至1。5.如权利要求2所述的半导体结构的制造方法，其中所述蚀刻制作工艺包括干式蚀刻制作工艺。6.如权利要求1所述的半导体结构的制造方法，其中所述第一图案化光致抗蚀剂层覆盖部分所述第一硬掩模层。7.如权利要求6所述的半导体结构的制造方法，其中在移除由所述第一图案化光致抗蚀剂层所暴露出的所述第一硬掩模层之后，留下被所述第一图案化光致抗蚀剂层所覆盖的部分所述第一硬掩模层。8.如权利要求1所述的半导体结构的制造方法，其中所述堆叠结构还包括：第二硬掩模层，位于所述第一硬掩模层与所述第一导体层之间，其中在移除由所述第一图案化光致抗蚀剂层所暴露出的所述第一硬掩模层之后，所述第一图案化光致抗蚀剂层暴露出所述第二硬掩模层。9.如权利要求8所述的半导体结构的制造方法，还包括：利用所述第一图...

【专利技术属性】
技术研发人员：龚文文，韩晓飞，林超钰，廖鸿，钱钧，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：