半导体结构及其制作方法技术

本发明专利技术提供了一种半导体结构及其制作方法。该半导体结构包括：具有第一表面的衬底；位于衬底中的多个浅沟槽隔离结构，相邻浅沟槽隔离结构之间具有第一区域或第二区域，每个浅沟槽隔离结构靠近第一区域的一侧端部具有第一凹陷部，靠近第二区域的一侧端部具有第二凹陷部，第一凹陷部的内表面面积比第二凹陷部的小，且第一凹陷部具有比第二凹陷部小的曲率半径；第一类型掺杂区，位于与第一区域对应的衬底中，第一凹陷部位于第一类型掺杂区与相邻的浅沟槽隔离结构之间；第二类型掺杂区，位于与第二区域对应的衬底中，第二凹陷部位于第二类型掺杂区与相邻的浅沟槽隔离结构之间，相邻浅沟槽隔离结构之间的第一类型掺杂区的长度大于第二类型掺杂区。于第二类型掺杂区。于第二类型掺杂区。

【技术实现步骤摘要】
半导体结构及其制作方法


[0001]本专利技术涉及半导体
，具体而言，涉及一种半导体结构及其制作方法。

技术介绍

[0002]静态随机存储器（SRAM）作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统得到了广泛应用。
[0003]通常地，随着半导体尺寸的不断缩小，静态随机存储器的面积也越来越小。其中，在90nm以下的工艺代中，静态随机存储器之版图包括有源区、多晶硅栅极，以及接触孔三个层次，并在上述版图区域上分别形成控制晶体管（PG）、上拉晶体管（PU）以及下拉晶体管（PD），其中，控制晶体管为NMOS器件，下拉晶体管为NMOS器件，上拉晶体管为PMOS器件。其中，现有的静态随机存储器制造工艺中，为了提高其NMOS的开启电流，引入了应力记忆技术（SMT），然而，该SMT工艺同时会降低PMOS器件的开启电流，从而导致器件的写入速度下降，且为了避免降低PMOS器件的开启电流，通常需要去除PMOS区域的SMT应力层薄膜，但这需要新增光罩，增加生产成本。

技术实现思路

[0004]本专利技术的主要目的在于提供一种半导体结构及其制作方法，以解决现有技术中静态随机存储器读写速度慢的问题。
[0005]为了实现上述目的，根据本专利技术的一个方面，提供了一种半导体结构，包括：衬底，衬底具有第一表面，第一表面包括间隔的第一区域和第二区域；位于衬底中的多个浅沟槽隔离结构，相邻浅沟槽隔离结构之间具有第一区域或第二区域，每个浅沟槽隔离结构在靠近第一表面的一侧端部具有第一凹陷部和第二凹陷部，第一凹陷部位于端部靠近第一区域的一侧，第二凹陷部位于端部靠近第二区域的一侧，第一凹陷部的内表面面积小于第二凹陷部的内表面面积，且第一凹陷部中靠近第一区域的一侧曲线具有第一曲率半径，第二凹陷部中靠近第二区域的一侧曲线具有第二曲率半径，第一曲率半径小于第二曲率半径；第一类型掺杂区，设置于与第一区域对应的衬底中，第一凹陷部形成于第一类型掺杂区与相邻的浅沟槽隔离结构之间；第二类型掺杂区，设置于与第二区域对应的衬底中，第二凹陷部形成于第二类型掺杂区与相邻的浅沟槽隔离结构之间，第一类型掺杂区与第二类型掺杂区的掺杂类型相反，在第一方向上第一类型掺杂区的长度大于第二类型掺杂区的长度，第一方向为一个浅沟槽隔离结构指向另一个浅沟槽隔离结构的方向。
[0006]进一步地，第一凹陷部、第二凹陷部以及浅沟槽隔离结构具有平行于第一表面的相同延伸方向，第一凹陷部在衬底上的正投影为第一投影，第二凹陷部在衬底上的正投影为第二投影，第一投影的投影面积小于第二投影的投影面积。
[0007]进一步地，第一凹陷部在第一方向上的宽度小于的第二凹陷部的宽度，第一凹陷部在第二方向上的深度小于第二凹陷部的深度，第二方向为垂直衬底的方向。
[0008]进一步地，半导体结构还包括：第一绝缘介质层，覆盖每个浅沟槽隔离结构的侧壁
和底面。
[0009]为了实现上述目的，根据本专利技术的一个方面，提供了一种半导体结构的制作方法，包括以下步骤：提供衬底，衬底具有第一表面，第一表面包括间隔的第一区域和第二区域；在衬底中形成多个浅沟槽隔离结构，相邻浅沟槽隔离结构之间具有第一区域或第二区域，每个浅沟槽隔离结构在靠近第一表面的一侧端部具有第一凹陷部和第二凹陷部，第一凹陷部位于端部靠近第一区域的一侧，第二凹陷部位于端部靠近第二区域的一侧，第一凹陷部的内表面面积小于第二凹陷部的内表面面积，且第一凹陷部中靠近第一区域的一侧曲线具有第一曲率半径，第二凹陷部中靠近第二区域的一侧曲线具有第二曲率半径，第一曲率半径小于第二曲率半径；在与第一区域对应的衬底中形成第一类型掺杂区，第一凹陷部形成于第一类型掺杂区与相邻的浅沟槽隔离结构之间；在与第二区域对应的衬底中形成第二类型掺杂区，第二凹陷部形成于第二类型掺杂区与相邻的浅沟槽隔离结构之间，第一类型掺杂区与第二类型掺杂区的掺杂类型相反，第一类型掺杂区在第一方向上的长度大于第二类型掺杂区的长度，第一方向为一个浅沟槽隔离结构指向另一个浅沟槽隔离结构的方向。
[0010]进一步地，形成多个浅沟槽隔离结构的步骤包括：在衬底上形成刻蚀阻挡层，以覆盖第一表面；顺序刻蚀刻蚀阻挡层和衬底，以形成贯穿至衬底中的多个第一凹槽，第一凹槽与浅沟槽隔离结构一一对应；填充隔离材料至多个第一凹槽，以形成多个浅沟槽隔离结构。
[0011]进一步地，刻蚀阻挡层包括位于衬底上与衬底层叠设置的第二绝缘介质层和第三绝缘介质层，形成浅沟槽隔离结构的步骤包括：顺序刻蚀第三绝缘介质层和第二绝缘介质层，以形成第一凹槽，第一凹槽包括位于衬底中的第一槽段和位于刻蚀阻挡层中的第二槽段；回蚀第三绝缘介质层和第二绝缘介质层，以使第二槽段横向扩展为第三槽段，第一槽段和第三槽段构成第二凹槽；填充隔离材料至第二凹槽，以形成浅沟槽隔离结构。
[0012]进一步地，形成多个第二凹槽的的步骤之后，制作方法还包括：在多个第二凹槽中形成第一绝缘介质层，以使第一绝缘介质层覆盖第一槽段的侧壁和底面。
[0013]进一步地，形成第一类型掺杂区和第二类型掺杂区的步骤包括：在衬底上形成覆盖第二区域的第一图形化掩膜层，并根据第一图形化掩膜层在第一区域对应的衬底中掺杂形成第一类型掺杂区；在衬底上形成覆盖第一区域的第二图形化掩膜层，并根据第二图形化掩膜层在第二区域对应的衬底中掺杂形成第二类型掺杂区。
[0014]进一步地，上述制作方法还包括：利用第二图形化掩膜层刻蚀隔离材料和第二绝缘介质层，以在第二图形化掩膜层暴露出的位于衬底上的隔离材料和第二绝缘介质层中形成第三凹槽，并去除第二图形化掩膜；将具有第三凹槽的半导体结构浸泡至预备酸溶液中，并控制浸泡在预备酸溶液中的时间，以刻蚀形成具有第一凹陷部和第二凹陷部的多个浅沟槽隔离结构。
[0015]应用本专利技术的技术方案，提供一种半导体结构，由于在存储器制造工艺中引入应力记忆工艺技术之后，能提高第一类型掺杂区对应的第一晶体管的开启电流同时，会导致第二类型掺杂区对应的第二晶体管的开启电流降低，上述半导体结构中，通过在靠近第一类型掺杂区的浅沟槽隔离结构两侧形成第一凹陷部，在靠近第二类型掺杂区的浅沟槽隔离结构两侧形成第二凹陷部，并使得第一凹陷部的内表面面积小于第二凹陷部的内表面面积，并使得第一凹陷部形成于第一类型掺杂区与相邻的浅沟槽隔离结构之间，第二凹陷部形成于第二类型掺杂区与相邻的浅沟槽隔离结构之间，从而在不移除第二类型掺杂区表面
的应力薄膜的情况下，该第二凹陷部能够加宽第二类型掺杂区对应的第二晶体管的导电沟道宽度，从而提升第二类型掺杂区中的载流子迁移速度，进而提高第二晶体管的开启电流，使得具有第一晶体管和第二晶体管的存储器件的读写速度得到提升，进一步提升存储器件的稳定性。
附图说明
[0016]构成本专利技术的一部分的说明书附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1示出了根据本专利技术实施例的一种半导体结构的剖面结构示意图；图2示出了形成图1所示的一种半导体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底具有第一表面，所述第一表面包括间隔的第一区域和第二区域；位于所述衬底中的多个浅沟槽隔离结构，相邻所述浅沟槽隔离结构之间具有所述第一区域或所述第二区域，每个所述浅沟槽隔离结构在靠近所述第一表面的一侧端部具有第一凹陷部和第二凹陷部，所述第一凹陷部位于所述端部靠近所述第一区域的一侧，所述第二凹陷部位于所述端部靠近所述第二区域的一侧，所述第一凹陷部的内表面面积小于所述第二凹陷部的内表面面积，且所述第一凹陷部中靠近所述第一区域的一侧曲线具有第一曲率半径，所述第二凹陷部中靠近所述第二区域的一侧曲线具有第二曲率半径，所述第一曲率半径小于所述第二曲率半径；第一类型掺杂区，设置于与所述第一区域对应的所述衬底中，所述第一凹陷部形成于所述第一类型掺杂区与相邻的所述浅沟槽隔离结构之间；第二类型掺杂区，设置于与所述第二区域对应的所述衬底中，所述第二凹陷部形成于所述第二类型掺杂区与相邻的所述浅沟槽隔离结构之间，所述第一类型掺杂区与所述第二类型掺杂区的掺杂类型相反，在第一方向上所述第一类型掺杂区的长度大于所述第二类型掺杂区的长度，所述第一方向为一个所述浅沟槽隔离结构指向另一个所述浅沟槽隔离结构的方向。2.根据权利要求1所述的半导体结构，其特征在于，所述第一凹陷部、所述第二凹陷部以及所述浅沟槽隔离结构具有平行于所述第一表面的相同延伸方向，所述第一凹陷部在所述衬底上的正投影为第一投影，所述第二凹陷部在所述衬底上的正投影为第二投影，所述第一投影的投影面积小于所述第二投影的投影面积。3.根据权利要求2所述的半导体结构，其特征在于，所述第一凹陷部在所述第一方向上的宽度小于所述的第二凹陷部的宽度，所述第一凹陷部在第二方向上的深度小于所述第二凹陷部的深度，所述第二方向为垂直所述衬底的方向。4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第一绝缘介质层，覆盖每个所述浅沟槽隔离结构的侧壁和底面。5.一种半导体结构的制作方法，其特征在于，包括以下步骤：提供衬底，所述衬底具有第一表面，所述第一表面包括间隔的第一区域和第二区域；在所述衬底中形成多个浅沟槽隔离结构，相邻所述浅沟槽隔离结构之间具有所述第一区域或所述第二区域，每个所述浅沟槽隔离结构在靠近所述第一表面的一侧端部具有第一凹陷部和第二凹陷部，所述第一凹陷部位于所述端部靠近所述第一区域的一侧，所述第二凹陷部位于所述端部靠近所述第二区域的一侧，所述第一凹陷部的内表面面积小于所述第二凹陷部的内表面面积，且所述第一凹陷部中靠近所述第一区域的一侧曲线具有第一曲率半径，所述第二凹陷部中靠近所述第二区域的一侧曲线具有第二曲率半径，所述第一曲率半径小于所述第二曲率半径；在与所述第一区域对应的所述衬底中形成第一类型掺杂区，所述第一凹陷部形成于所述第一类型掺杂区与相邻的所述浅沟槽隔离结构之间；在与所述第二区域对应的所述衬底中形成第二类型掺杂区，所述第二凹陷部形成于所述第二类型掺杂区与相邻的所述浅沟槽隔离结构之间，所述第一类型掺杂区与所述第二类型掺杂区的掺杂类型相反，所述第一类型掺杂区在第一方向上的长度大于所述第二类型掺
杂区的长度，所述第一方向为一个所述浅沟槽隔离结构指向另一个所述浅沟槽隔离结构的方向。6.根据权利要求5所述的制作方法，其特征在于，形成所述多个浅沟槽隔离结构的步...

【专利技术属性】
技术研发人员：陈兴，黄普嵩，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：