【技术实现步骤摘要】
用于在形成半导体器件时抛光电介质层的方法
[0001]本申请为分案申请，其原申请是于2021年2月7日(国际申请日为2020年12月23日)向中国专利局提交的专利申请，申请号为202080004572.0，专利技术名称为“用于在形成半导体器件时抛光电介质层的方法”。
[0002]本公开涉及半导体制造方法。
技术介绍
[0003]化学机械抛光(CMP，也称为化学机械平面化)是通过化学蚀刻和自由磨料机械抛光的组合使晶片表面光滑的工艺。单凭机械研磨会造成太多的表面损伤，而单凭湿法蚀刻无法获得良好的平面度。大多数化学反应是各向同性的，并以不同的速度蚀刻不同的晶面。CMP同时涉及这两个工艺。
[0004]在半导体制造中，CMP工艺用于使电介质、多晶硅或金属层(例如，铜、铝、钨等)平面化，以使它们准备好用于随后的光刻步骤，避免了在感光层的照明期间的深度聚焦问题。这是用于深亚微米半导体器件制造的优选平面化步骤。
技术实现思路
[0005]在一个方面，公开了一种用于形成三维(3D)存储器件的方法。堆叠结构形成...
【技术保护点】
【技术特征摘要】
1.一种用于形成三维(3D)存储器件的方法，包括：在阶梯区域和核心阵列区域中形成堆叠结构，所述堆叠结构包括在所述阶梯区域中的阶梯结构；在所述阶梯区域、所述核心阵列区域和所述堆叠结构外部的外围区域之上形成电介质层；去除所述核心阵列区域之上的所述电介质层，使得所述外围区域之上的所述电介质层的顶表面在所述核心阵列区域中的所述堆叠结构的所述顶表面上方；以及使用自动停止浆料抛光所述电介质层，其中，所述自动停止浆料包括基于二氧化铈的磨料。2.根据权利要求1所述的方法，其中，去除所述核心阵列区域之上的所述电介质层，以暴露所述核心阵列区域中的所述堆叠结构的顶表面，并且其中，使用自动停止浆料抛光所述电介质层，使得所述外围区域之上的所述电介质层的顶表面变为与所述核心阵列区域中的所述堆叠结构的顶表面齐平。3.根据权利要求1所述的方法，其中，通过使用所述自动停止浆料抛光所述电介质层来降低所述外围区域之上的所述电介质层的所述顶表面。4.根据权利要求1所述的方法，其中，抛光所述电介质层包括：将所述自动停止浆料直接施加到所述阶梯区域之上的所述电介质层的顶表面和所述外围区域之上的所述电介质层的顶表面上；以及将向下的力施加到直接在所述阶梯区域和所述外围区域之上的所述电介质层的所述顶表面上的所述自动停止浆料。5.根据权利要求4所述的方法，其中，以相同的值恒定地施加所述向下的力。6.根据权利要求4或5所述的方法，其中，当所述阶梯区域和所述外围区域之上的所述电介质层的所述顶表面变为与所述核心阵列区域中的所述堆叠结构的顶表面齐平时，所述抛光的去除速率变为零。7.根据权利要求1所述的方法，其中，所述电介质层包括从所述堆叠结构的突起，所述突起在所述阶梯结构的正上方。8.根据权利要求7所述的方法，其中，所述电介质层的所述突起的斜面遵循所述阶梯结构的轮廓。9.根据权利要求1所述的方法，其中，所述电介质层包括从所述堆叠结构的突起，所述抛光的去除速率随着所述电介质层的所述突起被去除而降低。10.根据权利要求1所述的方法，其中，切割线处于所述外围区域中。11.根据权利要求1所述的方法，其中，所述堆叠结构包括多个交错的第一材料层和第二材料层，所述第一材料层包括氧化硅，所述第二材料层包括氮化硅，并且所述电介质层包括氧化硅；以及所述自动停止浆料还包括相对于氧化硅对氮化硅有选择性的添加剂、以及对压力敏感的抑制剂。12.一种用于形成三维(3D)存储器件的方法，包括：在外围区域、核心阵列区域以及在所述外围区域与所述核心阵列区域之间的阶梯区域之上沉积电介质层，使得所述电介质层的顶表面从所述外围区域通过所述阶梯区域升高到
所述核心阵列区域；去除所述电介质层的在所述核心阵列区域之上的部分，使得所述阶梯区域之上的所述电介质层的所述顶表面从所述外围区域和所述核心阵列区域突起；将自动停止浆料直接施加到所述电介质层的所述顶表面上，其中，所述自动停止浆料包括基于二氧化铈的磨料；以及将向下的力施加到直接在所述电介质层的所述顶表面上的所述自动停止浆料，以抛光所述电介质层。13.根据权利要求12所述的方法，其中，抛光所述电介质层，直到所述电介质层的所述顶表面与所述核心阵列区域中的堆...
【专利技术属性】
技术研发人员：周小红，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：
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