半导体结构及其形成方法技术

一种半导体结构及其形成方法，其中结构包括：衬底，所述衬底包括基底、和位于所述基底部分表面的凸部结构；位于所述基底表面、所述凸部结构的侧壁表面和所述凸部结构的顶部表面的薄膜层，所述薄膜层内具有缝隙面，所述薄膜层包括位于凸部结构侧壁表面的第一区以及位于基底表面的第二区，所述第一区和第二区之间具有交接面，且所述缝隙面和所述交接面不重合，使处于受力最大的交接面位于缝隙面外，减少缝隙面处受力，从而使形成的薄膜的力学稳定性能较好，减少造成薄膜脱落异常的概率，提高所形成的半导体结构的性能。所形成的半导体结构的性能。所形成的半导体结构的性能。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)工艺，通过在沉积室利用辉光放电，使反应气体电离后在衬底上进行化学反应，沉积半导体薄膜材料。在现有的半导体领域中，PECVD技术作为一种常见薄膜生长的技术，在半导体工艺中具有不可或缺的作用。
[0003]当被沉积的衬底表面不平整(如具有台阶)时，PECVD制程中沉积的薄膜会按被沉积表面的图形形貌来生长。然而，由于PECVD的生长机理，在台阶处，沿垂直于衬底表面生长的第一薄膜和沿台阶侧面的生长第二薄膜由于生长速率的不同，难以避免地会在第一薄膜和第二薄膜之间形成缝隙，所述缝隙容易造成所形成的薄膜的力学稳定性能较差，如造成薄膜脱落等异常，使形成的半导体结构性能较差。
[0004]因此，现有的PECVD工艺形成的半导体结构性能有待进一步改善。

技术实现思路

[0005]本专利技术解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
[0006]为解决上述技术问题，本专利技术技术方案提供一种半导体结构，包括：衬底，所述衬底包括基底、和位于所述基底部分表面的凸部结构；位于所述基底表面、所述凸部结构的侧壁表面和所述凸部结构的顶部表面的薄膜层，所述薄膜层内具有缝隙面，所述薄膜层包括位于凸部结构侧壁表面的第一区以及位于基底表面的第二区，所述第一区和第二区之间具有交接面，且所述缝隙面和所述交接面不重合。
[0007]可选的，位于所述基底表面的薄膜层厚度范围为小于4微米；位于凸部结构侧壁表面的薄膜层厚度范围为小于4微米。
[0008]可选的，所述凸部结构的侧壁和所述基底表面之间具有第一交线；所述第一区包括位于凸部结构侧壁表面的第一面以及与所述第一面相对的第二面，所述第二区包括位于基底表面的第三面以及与所述第三面相对的第四面，所述第二面和所述第四面之间具有第二交线。
[0009]可选的，所述交接面自第一交线延伸至第二交线。
[0010]可选的，所述缝隙面自第一交线延伸至第二面；或者，所述缝隙面自第一交线延伸至第四面。
[0011]相应的，本专利技术的技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括基底、和位于所述基底部分表面的凸部结构；在所述基底表面、所述凸部结构的侧壁表面和所述凸部结构的顶部表面形成薄膜材料层，所述薄膜材料层内具有缝隙面，所述薄膜材料层的形成工艺在所述基底表面的沉积速率不同于在所述凸部结构侧壁表面
的沉积速率；回刻所述衬底表面的所述薄膜材料层，以所述薄膜材料层形成薄膜层，所述薄膜层内具有缝隙面，所述薄膜层包括位于凸部结构侧壁表面的第一区以及位于基底表面的第二区，所述第一区和所述第二区之间具有交接面，且所述缝隙面和所述交接面不重合。
[0012]可选的，所述薄膜材料层的形成工艺包括化学气相沉积工艺。
[0013]可选的，所述薄膜材料层的形成工艺包括等离子体增强化学气相沉积工艺；所述等离子体增强化学气相沉积工艺的参数包括：气体流量范围为100标准毫升/分钟至10000标准毫升/分钟，偏压功率范围为1千瓦至5千瓦，反应腔温度范围为25摄氏度至400摄氏度。
[0014]可选的，位于所述基底表面的薄膜层厚度范围为小于4微米；位于凸部结构侧壁表面的薄膜层厚度范围为小于4微米。
[0015]可选的，所述凸部结构的侧壁和所述基底表面之间具有第一交线；所述第一区包括位于凸部结构侧壁表面的第一面以及与所述第一面相对的第二面，所述第二区包括位于基底表面的第三面以及与所述第三面相对的第四面，所述第二面和所述第四面之间具有第二交线。
[0016]可选的，所述交接面自第一交线延伸至第二交线。
[0017]可选的，所述缝隙面自第一交线延伸至第二面；或者，所述缝隙面自第一交线延伸至第四面。
[0018]与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：
[0019]本专利技术技术方案提供的半导体结构中，所述薄膜层内具有缝隙面，所述薄膜层包括位于凸部结构侧壁表面的第一区以及位于基底表面的第二区，所述第一区和第二区之间具有交接面，且所述缝隙面和所述交接面不重合，使处于受力最大的交接面位于缝隙面外，减少缝隙面处受力，从而使形成的薄膜的力学稳定性能较好，减少造成薄膜脱落异常的概率，提高所形成的半导体结构的性能。
[0020]本专利技术技术方案提供的半导体结构的形成方法中，回刻所述衬底表面的所述薄膜材料层，以所述薄膜材料层形成薄膜层，所述薄膜层内具有缝隙面，所述薄膜层包括位于凸部结构侧壁表面的第一区以及位于基底表面的第二区，所述第一区和第二区之间具有交接面，且所述缝隙面和所述交接面不重合，使处于受力最大的交接面位于缝隙面外，减少缝隙面处受力，从而使形成的薄膜的力学稳定性能较好，减少造成薄膜脱落异常的概率，提高所形成的半导体结构的性能。
附图说明
[0021]图1至图2是一种半导体结构的形成过程的剖面结构示意图；
[0022]图3至图5是本专利技术一实施例半导体结构形成方法中各步骤对应的结构示意图；
[0023]图6至图7是本专利技术另一实施例半导体结构形成方法中各步骤对应的结构示意图。
具体实施方式
[0024]需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
[0025]如
技术介绍
所述，现有的半导体结构性能亟需提升。现结合一种半导体结构进行说明分析。
[0026]图1至图2是一种半导体结构的形成过程的剖面结构示意图。
[0027]请参考图1，提供衬底，所述衬底包括基底100和位于所述基底100部分表面的凸部结构102；在所述衬底表面形成薄膜层103，位于所述凸部结构102侧壁表面的薄膜层103和位于所述基底表面的薄膜层103之间具有交接面aa。
[0028]上述方法形成的结构中，由于薄膜层103的材料在台阶102侧壁和所述基底100表面生长速率不同，会在所述薄膜层103内形成缝隙面b，所述缝隙面b附近存在大量的缺陷，是薄膜生长中力学性能最薄弱的地方。所述薄膜层103的力学性能较差，具体原因请参考图2。由于交接面aa位于两个相邻表面的交接处，在受力的情况下(如剪切力F1的作用下)，所述交接面aa处受力最大，上述方法形成的薄膜层103中，所述薄膜层103力学性能最薄弱处的缝隙面b与所述交接面aa重合，导致薄膜层103很容易由所述交接面aa处撕裂开来。
[0029]为了解决上述问题，本专利技术提供的一种半导体结构中，所述薄膜层内具有缝隙面，所述薄膜层包括位于凸部结构侧壁表面的第一区以及位于基底表面的第二区，所述第一区和第二区之间具有交接面，且所述缝隙面和所述交接面不重合，使处于受力最大的交接面位于缝隙面外，减少缝隙面处受力，从而使形成的薄膜的力学本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底包括基底、和位于所述基底部分表面的凸部结构；位于所述基底表面、所述凸部结构的侧壁表面和所述凸部结构的顶部表面的薄膜层，所述薄膜层内具有缝隙面，所述薄膜层包括位于凸部结构侧壁表面的第一区以及位于基底表面的第二区，所述第一区和第二区之间具有交接面，且所述缝隙面和所述交接面不重合。2.如权利要求1所述的半导体结构，其特征在于，位于所述基底表面的薄膜层厚度范围为小于4微米；位于凸部结构侧壁表面的薄膜层厚度范围为小于4微米。3.如权利要求1所述的半导体结构，其特征在于，所述凸部结构的侧壁和所述基底表面之间具有第一交线；所述第一区包括位于凸部结构侧壁表面的第一面以及与所述第一面相对的第二面，所述第二区包括位于基底表面的第三面以及与所述第三面相对的第四面，所述第二面和所述第四面之间具有第二交线。4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述交接面自第一交线延伸至第二交线。5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述缝隙面自第一交线延伸至第二面；或者，所述缝隙面自第一交线延伸至第四面。6.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括基底、和位于所述基底部分表面的凸部结构；在所述基底表面、所述凸部结构的侧壁表面和所述凸部结构的顶部表面形成薄膜材料层，所述薄膜材料层内具有缝隙面，所述薄膜材料层的形成工艺在所述基底表面的沉积速率不同于在所述凸部结构侧壁表面的沉积速率；回刻所述衬底表...

【专利技术属性】
技术研发人员：王瑜彬，熊鹏，李斌，叶偲偲，徐一凡，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：