内存控制器和芯片制造技术

本发明专利技术提出一种内存控制器和芯片，所述内存控制器，包括：配置接口，用于输入控制信号；数据分配模块，用于接收读或写访问信号和所述控制信号，并根据所述控制信号，确定所述读或写访问信号所需使用的传输通道；数据选择模块，用于将通过使用确定的传输通道所传输的所述读或写访问信号，投递到相应的内存上。由此，该内存控制器通过配置接口所输入的控制信号确定读或写访问信号所需使用的传输通道是单通道还是双通道，并通过所需使用的传输通道对相应的内存进行访问，从而兼容了双通道访问内存和单通道访问内存，这样有利于芯片产品形态的灵活性。的灵活性。的灵活性。

【技术实现步骤摘要】
内存控制器和芯片


[0001]本专利技术涉及芯片
，尤其涉及一种内存控制器和芯片。

技术介绍

[0002]双通道内存交织技术，是指芯片支持同时访问两个内存，以此提升整体内存带宽，缓解芯片内存瓶颈问题。双通道内存交织技术的实现方法通常是，将总线上针对内存空间的传输，按照预先定义的内存颗粒度进行拆分，然后将拆分过后的传输同时投递到两个内存上，以此实现两个内存并行工作。其中，负责实现两个内存并行工作的组件，通常被称为双通道内存交织控制器，然而这类双通道内存交织控制器仅支持双通道的访问，这样便不利于芯片产品形态的灵活性。

技术实现思路

[0003]本专利技术的目的旨在解决上述
技术介绍
中的问题。为此，本专利技术第一个目的在于提出一种内存控制器，该内存控制器通过配置接口所输入的控制信号，确定读或写访问信号所需使用的传输通道是单通道还是双通道，并通过所需使用的传输通道对相应的内存进行访问，从而兼容了双通道访问内存和单通道访问内存，这样有利于芯片产品形态的灵活性。
[0004]本专利技术的第二个目的在于提出一种芯片。
[0005]为达到上述目的，本专利技术第一方面实施例提出了一种内存控制器，包括：配置接口，用于输入控制信号；数据分配模块，用于接收读或写访问信号和所述控制信号，并根据所述控制信号，确定所述读或写访问信号所需使用的传输通道；数据选择模块，用于将通过使用确定的传输通道所传输的所述读或写访问信号，投递到相应的内存上。
[0006]本专利技术实施例的内存控制器包括配置接口、数据分配模块和数据选择模块，其中，配置接口用于输入控制信号，数据分配模块用于接收读或写访问信号和控制信号，并根据控制信号，确定读或写访问信号所需使用的传输通道，数据选择模块用于将通过使用确定的传输通道所传输的读或写访问信号，投递到相应的内存上。本专利技术实施例的内存控制器通过配置接口所输入的控制信号，确定读或写访问信号所需使用的传输通道是单通道还是双通道，并通过所需使用的传输通道访问内存，从而兼容了双通道访问内存和单通道访问内存，有利于芯片产品形态的灵活性。
[0007]另外，根据本专利技术上述实施例提出的内存控制器还可以具有如下附加的技术特征：
[0008]根据本专利技术的一个实施例，所述数据分配模块确定所述读或写访问信号所需使用的传输通道为单通道时，所述数据分配模块通过使用所述单通道将所述读或写访问信号传输至所述数据选择模块，所述数据选择模块根据所述控制信号，确定所需访问的内存，并将所述读或写访问信号，投递到所述所需访问的内存上。
[0009]根据本专利技术的一个实施例，所述数据分配模块确定所述读或写访问信号所需使用的传输通道为双通道时，所述数据分配模块将所述读或写访问信号投递到对应的读模块或
写模块，所述对应的读模块或所述写模块根据内存颗粒度和所述读或写访问信号所访问的地址空间，将处理后的所述读或写访问信号从所述对应的读模块或所述写模块的两个内存访问接口传输至所述数据选择模块，所述数据选择模块将从所述两个内存访问接口传输出来的所述读或写访问信号，投递到两个内存上。
[0010]根据本专利技术的一个实施例，基于所述内存控制器的地址位宽，用以区分交织空间和非交织空间。
[0011]根据本专利技术的一个实施例，在所述两个内存的容量不对称时，对所述两个内存中超出对称区域的容量采用非交织访问的方式进行访问。
[0012]根据本专利技术的一个实施例，上述的内存控制器，还包括：
[0013]时钟管理模块，所述时钟管理模块分别与所述数据分配模块、读模块写模块和所述配置接口连接，用于根据所述控制信号，对所述传输通道的通断进行控制。
[0014]根据本专利技术的一个实施例，所述时钟管理模块，包括：
[0015]空闲单元，所述空闲单元的第一端与所述数据分配模块上的双通道读访问接口连接，所述空闲单元的第二端与所述数据分配模块上的双通道写访问接口连接；
[0016]第一门控时钟单元，所述第一门控时钟单元的控制端与所述空闲单元的第三端连接，所述第一门控时钟单元的输出端与所述读模块连接；
[0017]第二门控时钟单元，所述第二门控时钟单元的控制端与所述空闲单元的第四端连接，所述第二门控时钟单元的输出端与所述写模块连接；
[0018]第三门控时钟单元，所述第三门控时钟单元的时钟端用于接收时钟信号，所述第三门控时钟单元的输出端分别与所述第一门控时钟单元的时钟端和所述第二门控时钟单元的时钟端连接，所述第三门控时钟单元的控制端与所述配置接口连接，所述第三门控时钟单元用于在根据所述控制信号确定所述读或写访问信号所需使用的传输通道为单通道时关闭，以使双通道关断，或者，在根据所述控制信号确定所述读或写访问信号所需使用的传输通道为双通道时打开，以使双通道接通。
[0019]根据本专利技术的一个实施例，所述数据分配模块确定所述读或写访问信号所需使用的传输通道为双通道时，通过所述空闲单元检测双通道中的读通道和写通道是否空闲；其中，
[0020]在所述双通道中的读通道空闲时，控制所述第二门控时钟单元关闭；或者，
[0021]在所述双通道中的写通道空闲时，控制所述第一门控时钟单元关闭。
[0022]根据本专利技术的一个实施例，所述传输通道支持AXI总线传输；其中，所述AXI总线支持FIXED、INCR和WRAP的传输类型，以及符合AMBA协议要求的传输尺寸和长度的组合。
[0023]根据本专利技术的一个实施例，所述读模块和所述写模块支持传输32字节、64字节、128字节和256字节的内存颗粒度。
[0024]为达到上述目的，本专利技术第二方面实施例提出了一种芯片，该芯片包括上述的内存控制器。
[0025]本专利技术实施例的芯片，通过采用上述内存控制器，能够兼容双通道访问内存和单通道访问内存，有利于芯片产品形态的灵活性。
[0026]本专利技术附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。
附图说明
[0027]本专利技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
[0028]图1是根据本专利技术实施例的内存控制器的示意图；
[0029]图2是根据本专利技术一个实施例的地址空间分配的示意图；
[0030]图3是根据本专利技术另一个实施例的地址空间分配的示意图；
[0031]图4是根据本专利技术一个实施例的读模块的示意图；
[0032]图5是根据本专利技术一个实施例的写模块的示意图；
[0033]图6是根据本专利技术一个实施例的内存控制器中时钟管理模块的示意图。
具体实施方式
[0034]下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本专利技术，而不能理解为对本专利技术的限制。
[0035]下面参考附图描述本专利技术实施例的内存控本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种内存控制器，其特征在于，包括：配置接口，用于输入控制信号；数据分配模块，用于接收读或写访问信号和所述控制信号，并根据所述控制信号，确定所述读或写访问信号所需使用的传输通道；数据选择模块，用于将通过使用确定的传输通道所传输的所述读或写访问信号，投递到相应的内存上。2.根据权利要求1所述的内存控制器，其特征在于，所述数据分配模块确定所述读或写访问信号所需使用的传输通道为单通道时，所述数据分配模块通过使用所述单通道将所述读或写访问信号传输至所述数据选择模块，所述数据选择模块根据所述控制信号，确定所需访问的内存，并将所述读或写访问信号，投递到所述所需访问的内存上。3.根据权利要求1所述的内存控制器，其特征在于，所述数据分配模块确定所述读或写访问信号所需使用的传输通道为双通道时，所述数据分配模块将所述读或写访问信号投递到对应的读模块或写模块，所述对应的读模块或所述写模块根据内存颗粒度和所述读或写访问信号所访问的地址空间，将处理后的所述读或写访问信号从所述对应的读模块或所述写模块的两个内存访问接口传输至所述数据选择模块，所述数据选择模块将从所述两个内存访问接口传输出来的所述读或写访问信号，投递到两个内存上。4.根据权利要求1所述的内存控制器，其特征在于，基于所述内存控制器的地址位宽，用以区分交织空间和非交织空间。5.根据权利要求1所述的内存控制器，其特征在于，在所述两个内存的容量不对称时，对所述两个内存中超出对称区域的容量采用非交织访问的方式进行访问。6.根据权利要求1所述的内存控制器，其特征在于，还包括：时钟管理模块，所述时钟管理模块分别与所述数据分配模块、读模块写模块和所述配置接口连接，用于根据所述控制信号，对所述传输通道的通断进行控制。7.根据权利要求6所述的内存控制器，其特征在于，所述时钟管理模块，包括：空闲单元，所述空...

【专利技术属性】
技术研发人员：宋超，
申请(专利权)人：爱芯元智半导体上海有限公司，
类型：发明
国别省市：