配线结构、制造配线结构的方法和成像装置制造方法及图纸

本发明专利技术提供一种适于降低配线电容的配线结构。该半导体装置包括：配线层，包括在第一方向上延伸的多条配线；第一绝缘膜，在配线层上重叠并且包括存在于在第二方向上夹在彼此相邻的多条配线之间的间隙区域中的空隙；以及第二绝缘膜，布置在多条配线与第一绝缘膜之间。每一条配线包括：金属膜，由包含第一金属的导电材料形成；以及阻挡金属层，在与第一方向垂直的截面中部分地覆盖金属膜的周围，同时由包含抑制第一金属的扩散的第二金属的材料形成。第二绝缘膜布置成覆盖金属膜的一部分，并包含抑制第一金属的扩散的绝缘材料。抑制第一金属的扩散的绝缘材料。抑制第一金属的扩散的绝缘材料。

【技术实现步骤摘要】
【国外来华专利技术】配线结构、制造配线结构的方法和成像装置


[0001]本公开涉及一种在配线之间具有间隙的配线结构、一种包括该配线结构的成像装置以及一种制造配线结构的方法。

技术介绍

[0002]在成像装置中，随着半导体集成电路元件的小型化，用于元件之间和元件内部的耦合的多条配线之间的间隔已经变窄。通过使多条配线之间的间隔变窄来增加配线之间的电容。因此，例如，在专利文献1的半导体装置中，通过在配线之间形成间隙(气隙)来减小配线之间的电容。
[0003]引用列表
[0004]专利文献
[0005]PTL1：日本未经审查专利申请公开第2008
‑
193104号

技术实现思路

[0006]未来，期望成像装置的小型化变得更加显著，并且因此期望配线之间的电容的进一步减小。因此，期望提供适合于降低配线电容的配线结构和成像装置，以及制造配线结构和成像装置的方法。
[0007]根据本公开的实施方式的配线结构包括：配线层，包括在第一方向上延伸的多条配线；第一绝缘膜，堆叠在配线层上并且具有存在于在与第一方向正交的第二方向上夹在彼此相邻的多条配线之间的间隙区域中的间隙；以及第二绝缘膜，设置在多条配线与第一绝缘膜之间。这里，每一条配线包括金属膜和阻挡金属层。金属膜包括包含第一金属的第一金属材料。阻挡金属层在与第一方向正交的截面中部分地覆盖金属膜的周围并且包括第二金属材料。第二金属材料防止第一金属的扩散。第二绝缘膜包括绝缘材料并且被设置为覆盖金属膜的一部分。绝缘材料防止第一金属的扩散。
附图说明
[0008]图1是根据本公开的实施方式的配线结构在垂直方向上的截面配置的示例的示意图。
[0009]图2A是图1中所示的配线结构在水平方向上的截面配置的示例的示意图。
[0010]图2B是图1中所示的配线结构在水平方向上的截面配置的另一示例的示意图。
[0011]图3A是制造图1中所示的配线结构的处理的示例的示意性截面图。
[0012]图3B是图3A之后的制造过程的示例的示意性截面图。
[0013]图3C是图3B之后的制造过程的示例的示意性截面图。
[0014]图3D是图3C之后的制造过程的示例的示意性截面图。
[0015]图3E是图3D之后的制造过程的示例的示意性截面图。
[0016]图3F是图3E之后的制造过程的示例的示意性截面图。
[0017]图3G是图3F之后的制造过程的示例的示意性截面图。
[0018]图3H是图3G之后的制造过程的示例的示意性截面图。
[0019]图4是示出根据本公开的实施方式的成像元件在垂直方向上的截面配置的示例的示图。
[0020]图5是示出图4中所示的成像元件的示意性配置的示例的示图。
[0021]图6是应用于图4中所示的成像元件的图1中所示的配线结构的示图。
[0022]图7是示出图5中所示的传感器像素和读出电路的示例的示图。
[0023]图8是示出图5中所示的传感器像素和读出电路的示例的示图。
[0024]图9是示出图5中所示的传感器像素和读出电路的示例的示图。
[0025]图10是示出图5中所示的传感器像素和读出电路的示例的示图。
[0026]图11是示出多个读出电路和多条垂直信号线之间的耦合模式的示例的示图。
[0027]图12是示出图4中所示的成像元件在水平方向上的截面配置的示例的示图。
[0028]图13是示出图4中所示的成像元件在水平方向上的截面配置的示例的示图。
[0029]图14是示出图4中所示的成像元件在水平面内的配线布局的示例的示图。
[0030]图15是示出图4中所示的成像元件在水平面内的配线布局的示例的示图。
[0031]图16是示出图4中所示的成像元件在水平面内的配线布局的示例的示图。
[0032]图17是示出图4中所示的成像元件在水平面内的配线布局的示例的示图。
[0033]图18A是示出图4中所示的成像元件的制造处理的示例的示图。
[0034]图18B是示出图18A之后的制造过程的示例的示图。
[0035]图18C是示出图18B之后的制造过程的示例的示图。
[0036]图18D是示出图18C之后的制造过程的示例的示图。
[0037]图18E是示出图18D之后的制造过程的示例的示图。
[0038]图18F是示出图18E之后的制造过程的示例的示图。
[0039]图18G是示出图18F之后的制造过程的示例的示图。
[0040]图19是根据本公开的变形例1在垂直方向上的配线结构的截面配置的示例的示意图。
[0041]图20A是制造根据图19中所示的变形例1的配线结构的步骤的示例的示意性截面图。
[0042]图20B是示出图20A之后的制造过程的示例的示图。
[0043]图20C是示出图20B之后的制造过程的示例的示图。
[0044]图20D是示出图20C之后的制造过程的示例的示图。
[0045]图21是示出根据本公开的变形例3在垂直方向上的成像元件的截面配置的示例的示图。
[0046]图22是示出根据本公开的变形例4的成像元件在垂直方向上的截面配置的示例的示图。
[0047]图23是示出根据本公开的变形例5的成像元件在水平方向上的截面配置的示例的示图。
[0048]图24是示出根据本公开的变形例5的成像元件在水平方向上的截面配置的另一示例的示图。
[0049]图25是示出根据本公开的变形例6的成像元件在水平方向上的截面配置的示例的示图。
[0050]图26是示出根据本公开的变形例7的成像元件在水平方向上的截面配置的示例的示图。
[0051]图27是示出根据本公开的变形例8的成像元件在水平方向上的截面配置的示例的示图。
[0052]图28是示出根据本公开的变形例8的成像元件在水平方向上的截面配置的另一示例的示图。
[0053]图29是示出根据本公开的变形例8的成像元件在水平方向上的截面配置的另一示例的示图。
[0054]图30是示出根据本公开的变形例9的成像元件中的成像元件的电路配置的示例的示图.
[0055]图31是示出根据图30中的本公开的变形例10的成像元件包括堆叠的三个基板的示例的示图；
[0056]图32是示出根据本公开的变形例11的逻辑电路单独形成在设置有传感器像素的基板和设置有读出电路的基板中的示例的示图。
[0057]图33是示出根据本公开的变形例12的逻辑电路形成在第三基板中的示例的示图。
[0058]图34是示出包括根据上述实施方式及其变形例中的任一个的成像元件的成像系统的示意性配置的示例的示图。
[0059]图35是示出图34中的成像系统中的成像过程的示例的示图；
[0060]图36是示出可应用根据本公开的技术的非堆叠式固态成像元件和堆本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种配线结构，包括：配线层，包括在第一方向上延伸的多条配线；第一绝缘膜，堆叠在所述配线层上并且具有存在于在与所述第一方向正交的第二方向上夹在彼此相邻的多条所述配线之间的间隙区域中的间隙；以及第二绝缘膜，设置在多条所述配线与所述第一绝缘膜之间，每一条所述配线包括金属膜和阻挡金属层，所述金属膜包括包含第一金属的导电材料，所述阻挡金属层在与所述第一方向正交的截面中部分地覆盖所述金属膜的周围并且包括包含第二金属的材料，所述第二金属防止所述第一金属的扩散，以及所述第二绝缘膜包括绝缘材料并且被设置为覆盖所述金属膜的一部分，所述绝缘材料防止所述第一金属的扩散。2.根据权利要求1所述的配线结构，其中，所述金属膜的侧表面部分地或全部不被所述阻挡金属层覆盖，而被所述第二绝缘膜覆盖。3.根据权利要求1所述的配线结构，其中，所述金属膜具有从所述金属膜的侧表面到所述金属膜的底表面不被所述阻挡金属层覆盖的暴露部分。4.根据权利要求1所述的配线结构，其中，在所述金属膜的上表面上形成台阶部。5.根据权利要求1所述的配线结构，还包括：第三绝缘膜，掩埋多条第一配线。6.根据权利要求1所述的配线结构，其中，所述第一绝缘膜包括具有相对介电常数(k)为3.0或更小的低介电常数材料。7.根据权利要求1所述的配线结构，其中，所述第二绝缘膜包括氧化硅(SiO
x
)、氮化硅(SiN
x
)或SiC
x
N
y
。8.根据权利要求1所述的配线结构，其中，所述金属膜的导电性高于所述阻挡金属层的导电性。9.一种成像装置，包括：第一基板，包括设置有传感器像素的第一半导体基板，所述传感器像素被配置为通过光电转换产生电荷；以及第二基板，包括第二半导体基板和多层配线层并堆叠在所述第一基板上，所述第二半导体基板设置有被配置为基于所述电荷输出像素信号的读出电路，并且所述多层配线层堆叠在所述第二半导体...

【专利技术属性】
技术研发人员：濑岛幸一，深谷天，西尾贤哉，羽根田雅希，藤井宣年，斋藤卓，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：