保持存储器相干性的交换系统处理器的双工结构和方法技术方案

一种用于保持存储器相干性的交换系统处理器的双工结构和方法，其中并行地读取有效存储器和备用存储器的数据。利用硬件比较并行读取的数据。在双工结构中，设置相应于并行读取操作的地址并因此提供一条路径。当将有效存储器和备用存储器的地址进行比较时，对它们同时访问和比较以同时进行判断。因此，减少了操作所需的时间。按照由硬件加载的终止类型可以识别该结果而不必依靠使用ＣＰＵ根据软件的一系列程序操作来比较这两个数据。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及交换系统，特别是涉及交换系统中的双工处理器及其方法。通常，交换系统包括多个处理器，其对于在实时基础上处理数据来说是必需的，而且由双工通道管理以便即使当故障发生时可以防止数据处理中的中断。通常通过两个具有相同构造的处理器板之间的底板形成双工通道。当一个处理器以有效模式工作时另一个处理器以备用模式工作。当在该有效模式处理器处发生干扰时，则将备用模式处理器转换为有效模式以便继续执行数据处理。因为以双工方式切换处理器，所以为了使备用处理器的CPU继续执行它的正常操作，两个处理器的存储器应该彼此相同。为了这个目的，当有效处理器的CPU在它的存储器上执行一个数据写操作时，而且该数据是一个要并行地写入备用处理器的存储器的数据时，它执行并行写操作。因此，相同的数据被写入有效处理器的存储器和备用处理器的存储器的相同的地址。为了识别并行写操作是否顺利地执行，有效处理器的CPU周期性地比较两个处理器的两个存储器，从而保持有效处理器和备用处理器的存储器的相干性。现在将参考附图说明图1来描述
技术介绍
的双工处理器的操作。交换系统的双工处理器包括通过一条双工总线而彼此连接的有效处理器10和备用处理器20。有效处理器10和备用处理器20分别包括CPU 11和21、存储器12和22、并行写逻辑单元13和23以及备用读逻辑单元14和24。有效处理器10的CPU 11执行三种操作(1)自读和写操作，用于只读取或者写入它自己的存储器(有效存储器12)；(2)并行写操作，用于在将数据写入有效存储器12的同时又将相同的数据写入备用处理器的存储器(备用存储器22)；和(3)备用读操作，用于读取备用存储器22的相应的任意地址的数据以便将它与写入有效存储器12的该任意地址的数据进行比较来检查并行写操作是否正确执行。该三个操作由软件和硬件之间的协议分担。例如，关于68XXX处理器系列中的‘68000/68020/68030’型号CPU，按照地址字段值的类别来执行这三个操作，并按照地址字段值来驱动该硬件的逻辑。而对于‘68040/68060’，由CPU的UPA0/UPA1(UPA用户页面属性)执行这三个操作。例如，假设128兆字节存储器，CPU的操作如下面的表1所示 在这种方式中，当按照地址字段值的设置或者根据软件先前确定的UPA比特值表示CPU 11的操作状态时，则硬件将驱动适合于该操作的逻辑。当从CPU 11加载相应于表1的‘(2)并行写’操作的地址字段值或者UPA比特值时，并行写逻辑单元13通过双工总线访问备用处理器的存储器22并将相同的数据写入两个存储器12和22。当从CPU 11加载相应于表1的‘(3)备用读’操作的地址字段值或者UPA比特值时，该备用读逻辑单元14通过双工总线访问备用处理器的存储器22并读取存储器22的数据以便将其传送到CPU 11。下面将描述
技术介绍
的双工处理器的这三个操作。1．自读和写操作当期望由CPU 11读取写入有效存储器12的数据时，以及当期望该数据只写在有效存储器12中时，执行这个操作。即，因为该数据将不影响CPU 21的操作，所以写入存储器12的数据不写入备用存储器22。首先，CPU 11设置一个相应于表1的‘(1)自读和写’操作的地址字段值或UPA比特值并选择期望读取或写入的地址。不驱动相应于双工逻辑的单元13和14，而仅仅访问相应的有效存储器12。因此，读取或写入该相应的地址的数据。2．并行写操作当期望由CPU 11将数据并行写入有效存储器12和备用存储器22时执行这个操作。首先，CPU 11设置一个相应于表1的‘(2)并行写’操作的地址字段值或UPA比特值并输出要写入的数据和它的地址。其后，将数据写入有效存储器12的相应地址，并同时驱动并行写逻辑单元13。该并行写驱动单元13通过双工总线访问备用处理器的存储器22并传送与传送给有效存储器12的数据相同的数据。因此，将与写入有效存储器12的数据相同的数据写入备用存储器22的相应的地址。3．存储器相干性保持操作执行这个操作是为了周期性地识别利用有效处理器10的CPU 11是否将相同的数据写入有效存储器12和备用存储器22。存储器相干性使备用处理器20的CPU 21在双工切换的情况下能够继续执行先前的有效处理器的操作。首先，访问有效存储器12并将写入存储器12相应地址的数据加载到CPU 11。其后，当CPU 11选择相应于表1的‘(3)备用读取’操作的地址字段值或UPA比特值和如上的相同地址时，备用读逻辑单元14被驱动。备用读逻辑单元14通过双工总线访问备用处理器的存储器22，读取存储器22的相应地址的数据并将其传送到CPU 11。其后，CPU 11把从有效存储器12读取的数据和从备用存储器22读取的数据进行比较。如果两个数据完全相同，则CPU 11反复地执行上面的过程从而比较下一个地址的数据。同时，在这样比较之后，如果存储器12和22的两个数据不完全相同，则CPU 11相应于表1的‘(2)并行写’操作来设置该不一致地址的字段值或UPA比特值。因此，驱动并行写逻辑单元13以便通过双工总线将有效存储器12的预定地址的数据传送到备用存储器22。以这种方式，把与写入有效存储器12的数据相同的数据写入与备用存储器22的不一致发生之处相应的地址。图2A和2B表示双工处理器的存储器相干性保持操作的例子的时序图。图2A表示两个存储器是完全相同的情况，而图2B表示两个存储器不相同的情况。参见图2A和2B，在CPU 11比较具体地址(即，′0x1000′)的数据的情况下，它设置地址为′0x1000′以便表示自读操作并访问有效存储器12以便读取相应的地址值。其后，CPU 11将地址设置为′0x40001000′以便表示备用读操作，并驱动备用读逻辑单元14以便接收备用存储器22的相应地址值。CPU 11把从两个存储器12和22中读取的数据进行比较。如图2A所示，如果读取的两个数据相等(即，′0x0123′)，则它设置下一个被比较的地址。(即，′0x1004′)。然后CPU 11反复地执行上述相同的处理过程。同时，如图2B所示，如果读取的两个数据不相等(即，′0x0123′和′0x012F′)，则CPU 11再次读取有效存储器12的相应地址′0x1000′的数据′0x0123′，然后驱动并行写逻辑单元13以便并行地将数据′0x0123′写入有效存储器12和备用存储器22。其后，CPU 11使用如上所述的相同过程执行下一个地址(即，′0x1004′)的比较操作。因此，通过读取有效存储器的数据、读取备用存储器的数据、比较这两个数据以及根据该比较结果执行并行写操作来执行
技术介绍
的双工处理器中的用于保持存储器相干性的过程。如上所述，
技术介绍
的双工处理器具有许多的缺点。有效处理器的CPU通过连续地改变执行每个操作所需的地址值来执行每个步骤并依靠软件将数据进行比较，其导致操作的冗长的时间并增加了CPU的负荷。因此，由于检验时间的限制和CPU负荷的局限，在处理器实际上处于使用中(即，处理实际的用户呼叫，或计费)的同时，执行这样的检验功能是很难的。因此，处理器的可靠性降低。通过在此处对于附加的或者选择性的细节、特点和/或技术背景的适当的说明来结合上面的参考。本专利技术的一个本文档来自技高网...

【技术保护点】
在各自适于以有效模式和备用模式操作的两个处理器之间具有双工通道的一种交换系统，每个处理器包含： 存储器； ＣＰＵ，其产生用于并行读取将要比较的选定的存储器地址的控制信号； 并行读逻辑单元，其响应于ＣＰＵ的控制信号并行访问有效处理器和备用处理器的存储器并从存储器中选定的地址读取数据； 比较器，其将来自两个处理器的存储器的选定地址的两个数据进行比较；以及 并行读终止发生器，其根据比较器的比较结果产生规定的终止信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金寅澈，
申请(专利权)人：LG情报通信株式会社，
类型：发明
国别省市：KR[韩国]