电子系统、集成电路晶粒及其操作方法技术方案

本发明专利技术提供一种电子系统、集成电路晶粒及其操作方法。集成电路晶粒包括多个接口电路片以及合并电路。从传送器晶粒所传送的传输数据串流被拆分多个子数据串流。这些接口电路片的每一个提供物理层以接收这些子数据串流中的对应者。合并电路耦接至这些接口电路片，以接收这些子数据串流。合并电路将来自这些接口电路片的这些子数据串流合并回传输数据串流所对应的原始数据以提供给应用层。合并电路在时序上对齐来自这些接口电路片的这些子数据串流，以减轻这些接口电路片的不同延迟。以减轻这些接口电路片的不同延迟。以减轻这些接口电路片的不同延迟。

【技术实现步骤摘要】
电子系统、集成电路晶粒及其操作方法


[0001]本专利技术涉及一种集成电路，尤其涉及一种电子系统、集成电路晶粒及其操作方法。

技术介绍

[0002]基于半导体集成电路的数字电子设备，例如移动电话、数码相机、个人数字助理(personal digital assistants，PDA)等，被设计成具有更强大的功能，以适应现代数字世界中的各种应用。然而，随着半导体制造的趋势，数字电子设备变得更小和更轻，以及具有改进的功能性和更高性能。半导体装置可以封装成2.5D半导体装置，其中若干晶粒(die)可整合为更大的集成电路。接触组件、中介(interposer)层或重布线层(redistribution layer，RDL)用于在不同晶粒之间进行连接。整合扇出型(Integrated Fan
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Out，InFO)和基板上晶圆上芯片(chip
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on
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wafer
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on
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substrate，CoWoS)的封装技术可以被来封装经并排组装的多个芯片/晶粒。

技术实现思路

[0003]本专利技术提供一种电子系统、集成电路晶粒及其操作方法，以减轻多个第一接口电路片的不同延迟。
[0004]在根据本专利技术的实施例中，上述的集成电路晶粒包括多个第一接口电路片以及合并电路。从传送器晶粒所传送的第一传输数据串流被拆分多个第一子数据串流。这些第一接口电路片的每一个用以提供物理层以接收这些第一子数据串流中的对应者。合并电路耦接至这些第一接口电路片，以接收这些第一子数据串流。合并电路将来自这些第一接口电路片的这些第一子数据串流合并回第一传输数据串流所对应的原始数据以提供给第一应用层。合并电路在时序上对齐来自这些第一接口电路片的这些第一子数据串流，以减轻这些第一接口电路片的不同延迟。
[0005]在根据本专利技术的实施例中，上述的操作方法包括：由集成电路晶粒的多个第一接口电路片的每一个提供物理层，以接收多个第一子数据串流中的对应者，其中从传送器晶粒所传送的第一传输数据串流被拆分这些第一子数据串流；由集成电路晶粒的合并电路在时序上对齐来自这些第一接口电路片的这些第一子数据串流，以减轻这些第一接口电路片的不同延迟；以及由合并电路将来自这些第一接口电路片的这些第一子数据串流合并回第一传输数据串流所对应的原始数据，以提供给第一应用层。
[0006]在根据本专利技术的实施例中，上述的电子系统包括传送器晶粒以及集成电路晶粒。传送器晶粒被配置为将第一传输数据串流拆分为多个第一子数据串流。集成电路晶粒包括多个第一接口电路片以及合并电路。这些第一接口电路片的每一个用以提供物理层以接收这些第一子数据串流中的对应者。合并电路耦接至这些第一接口电路片，以接收这些第一子数据串流。合并电路将来自这些第一接口电路片的这些第一子数据串流合并回第一传输数据串流所对应的原始数据以提供给第一应用层。合并电路在时序上对齐来自这些第一接口电路片的这些第一子数据串流，以减轻这些第一接口电路片的不同延迟。
[0007]基于上述，本专利技术诸实施例所述传送器晶粒可以将第一传输数据串流(原始数据)拆分为多个第一子数据串流，然后传送器晶粒的多个接口电路片可以将这些第一子数据串流传送给集成电路晶粒的多个第一接口电路片。合并电路可以选择性地将来自这些第一接口电路片的这些第一子数据串流合并回原始数据，然后将原始数据提供给第一应用层。在实际操作情境中，不同的接口电路片所输出的子串流可能具有不同的延迟。合并电路可以在时序上对齐来自这些第一接口电路片的这些第一子数据串流。因此，集成电路晶粒可以减轻多个第一接口电路片的不同延迟。
附图说明
[0008]图1是根据本专利技术的实施例所示出，具有通讯接口的2.5D半导体装置的截面堆栈结构的示意图；
[0009]图2是根据本专利技术的一实施例所示出，一个晶粒通过通讯接口连接到多个其它晶粒的俯视示意图；
[0010]图3是根据本专利技术的另一实施例所示出，多个晶粒之间通过通讯接口相互连接的俯视示意图；
[0011]图4是根据本专利技术的一实施例所示出，基于具有中介层或重布线层的接口的两个晶粒之间的通讯示意图；
[0012]图5是根据本专利技术的一实施例所示出，接触组件图案的结构示意图；
[0013]图6是依照本专利技术的一实施例的一种电子系统的电路方块(circuit block)示意图；
[0014]图7是依照本专利技术的一实施例的一种集成电路晶粒的操作方法的流程示意图；
[0015]图8是依照本专利技术的一实施例说明图6所示拆分电路与合并电路的操作情境示意图；
[0016]图9是依照本专利技术的另一实施例说明图6所示拆分电路与合并电路的操作情境示意图；
[0017]图10是依照本专利技术的一实施例说明图9所示拆分电路与合并电路的电路方块示意图；
[0018]图11是依照本专利技术的又一实施例说明图6所示拆分电路与合并电路的操作情境示意图。
[0019]附图标记说明
[0020]50:平台
[0021]100:封装基板
[0022]102:通孔
[0023]104:焊球
[0024]106:接触器组件
[0025]110:中介层或重布线层
[0026]112:硅穿孔(TSV)
[0027]114:互连布线
[0028]116:接触组件
[0029]120:SerDes晶粒
[0030]130:ASIC晶粒
[0031]140:路由结构
[0032]200、202:晶粒
[0033]200':处理器晶粒
[0034]204、INF:通讯接口
[0035]300:接触组件图案
[0036]610:传送器晶粒
[0037]611:拆分电路
[0038]611a、611b、611c、622a、622b、622c:逻辑电路
[0039]612、612a、612b、612c、612d、612e、621、621a、621b、621c、621d、621e:接口电路片
[0040]620:集成电路晶粒
[0041]622:合并电路
[0042]622_1、622_2:控制器
[0043]AND11、AND12、AND13、AND14、AND15、AND21、AND22、AND23:与门
[0044]MSRX1_S1_READY、MSRX1_S2_READY、MSRX2_S2_READY、MSRX2_S3_READY、TX_READY1、TX_READY2、TX_READY3、UITX1_READY、UITX2_READY:就绪信号
[0045]OR11、OR12、OR21:或门
[0046]rx1、rx2、rx3、rx4、rx5、rx6、rx7、rx8、rx9、rx10、rx11、rx12、rx13、tx1、tx2、tx3、tx4、t本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路晶粒，其特征在于，所述集成电路晶粒包括：多个第一接口电路片，其中从传送器晶粒所传送的第一传输数据串流被拆分多个第一子数据串流，以及所述多个第一接口电路片的每一个用以提供物理层以接收所述多个第一子数据串流中的对应者；以及合并电路，耦接至所述多个第一接口电路片以接收所述多个第一子数据串流，其中所述合并电路将来自所述多个第一接口电路片的所述多个第一子数据串流合并回所述第一传输数据串流所对应的原始数据以提供给第一应用层，以及所述合并电路在时序上对齐来自所述多个第一接口电路片的所述多个第一子数据串流以减轻所述多个第一接口电路片的不同延迟。2.根据权利要求1所述的集成电路晶粒，其特征在于，所述多个第一子数据串流的任一者的数据宽度相同于所述多个第一接口电路片的任一者的物理层并行总线的总线宽度。3.根据权利要求1所述的集成电路晶粒，其特征在于，所述合并电路按照数据到达顺序将所述多个第一子数据串流合并回所述原始数据。4.根据权利要求1所述的集成电路晶粒，其特征在于，从所述传送器晶粒所传送的第二传输数据串流被拆分多个第二子数据串流，所述多个第一子数据串流中的一者为第一子串流，所述多个第二子数据串流中的一者为第二子串流，所述第一子串流与所述第二子串流通过所述传送器晶粒的相同第二接口电路片被传送给所述集成电路晶粒的所述多个第一接口电路片中的相同第一接口电路片，所述相同第一接口电路片将所述相同第二接口电路片所提供的数据串流拆分回所述第一子串流与所述第二子串流。5.根据权利要求4所述的集成电路晶粒，其特征在于，所述第一子串流的数据宽度与所述第二子串流的数据宽度的总和相同于所述相同第一接口电路片的物理层并行总线的总线宽度。6.根据权利要求1所述的集成电路晶粒，其特征在于，所述合并电路包括：控制器，用以管理所述多个第一接口电路片以产生多个就绪信号，其中所述多个就绪信号的每一个表示所述多个第一接口电路片中的对应者是否就绪；以及与门，具有第一输入端耦接至所述控制器以接收所述多个就绪信号的其中一者，其中所述与门的第二输入端用以接收来自所述第一应用层的第一接收就绪信号，以及所述与门的输出端耦接至所述多个第一接口电路片中的对应者。7.根据权利要求1所述的集成电路晶粒，其特征在于，所述合并电路还包括：第一控制器与第二控制器，用以管理所述多个第一接口电路片以产生多个就绪信号，其中所述多个就绪信号的每一个表示所述多个第一接口电路片中的对应者是否就绪；或门，具有第一输入端耦接至所述第一应用层以接收第一接收就绪信号，其中所述或门的第二输入端用以接收来自第二应用层的第二接收就绪信号；以及与门，具有第一输入端耦接至所述第一控制器以接收所述多个就绪信号的其中一者，其中所述与门的第二输入端耦接至所述第二控制器以接收所述多个就绪信号的其中另一者，所述与门的输出端耦接至所述多个第一接口电路片中的对应者，以及所述或门的输出端耦接至所述与门的第三输入端。8.根据权利要求1所述的集成电路晶粒，其特征在于，所述第一传输数据串流所对应的识别号被附加到所述第一传输数据串流的多个数据字符的每一者，所述合并电路通过匹配
从所述多个第一接口电路片接收到的所述多个数据字符的所述识别号来将所述多个第一子数据串流合并回所述原始数据。9.根据权利要求8所述的集成电路晶粒，其特征在于，当来自所述多个第一接口电路片的所述多个第一子数据串流的任一数据字符损坏时，所述合并电路通过使用所述识别号以在来自所述多个第一接口电路片的所述多个第一子数据串流中找到第一个未损坏数据字符，以及通过使用所述识别号来对齐来自所述多个第一接口电路片的所述多个第一子数据串流。10.根据权利要求1所述的集成电路晶粒，其特征在于，对齐标记被附加到所述多个第一子数据串流的每一者，所述合并电路依据所述对齐标记来将所述多个第一子数据串流合并回所述原始数据。11.根据权利要求10所述的集成电路晶粒，其特征在于，所述多个第一接口电路片的每一个还从所述传送器晶粒接收帧信息，以及所述对齐标记为所述帧信息中的数据有效指示字段的指定码。12.根据权利要求10所述的集成电路晶粒，其特征在于，当来自所述多个第一接口电路片的所述多个第一子数据串流的任一数据字符损坏时，所述合并电路通过使用所述对齐标记以在来自所述多个第一接口电路片的所述多个第一子数据串流中找到第一个未损坏数据字符，以及通过使用所述对齐标记来对齐来自所述多个第一接口电路片的所述多个第一子数据串流。13.一种集成电路晶粒的操作方法，其特征在于，所述操作方法包括：由所述集成电路晶粒的多个第一接口电路片的每一个提供物理层，以接收多个第一子数据串流中的对应者，其中从传送器晶粒所传送的第一传输数据串流被拆分所述多个第一子数据串流；由所述集成电路晶粒的一合并电路在时序上对齐来自所述多个第一接口电路片的所述多个第一子数据串流，以减轻所述多个第一接口电路片的不同延迟；以及由所述合并电路将来自所述多个第一接口电路片的所述多个第一子数据串流合并回所述第一传输数据串流所对应的原始数据，以提供给第一应用层。14.根据权利要求13所述的操作方法，其特征在于，所述多个第一子数据串流的任一者的数据宽度相同于所述多个第一接口电路片的任一者的物理层并行总线的总线宽度。15.根据权利要求13所述的操作方法，其特征在于，所述操作方法还包括：由所述合并电路按照数据到达顺序将所述多个第一子数据串流合并回所述原始数据。16.根据权利要求13所述的操作方法，其特征在于，从所述传送器晶粒所传送的第二传输数据串流被拆分多个第二子数据串流，所述多个第一子数据串流中的一者为第一子串流，所述多个第二子数据串流中的一者为第二子串流，所述第一子串流与所述第二子串流通过所述传送器晶粒的相同第二接口电路片被传送给所述集成电路晶粒的所述多个第一接口电路片中的相同第一接口电路片，以及所述操作方法还包括：由所述相同第一接口电路片将所述相同第二接口电路片所提供的数据串流拆分回所述第一子串流与所述第二子串流。17.根据权利要求16所述的操作方法，其特征在于，所述第一子串流的数据宽度与所述第二子串流的数据宽度的总和相同于所述相同第一接口电路片的一物理层并行总线的总
线宽度。18.根据权利要求13所述的操作方法，其特征在于，所述第一传输数据串流所对应的识别号被附加到所述第一传输数据串流的多个数据字符的每...

【专利技术属性】
技术研发人员：喻珮，方勇胜，刘昌明，毅格艾尔卡诺维奇，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：