驱动装置制造方法及图纸

本申请公开了一种驱动装置，包括：依次串联在第一电源电压与地之间的高侧晶体管及低侧晶体管，其连接节点输出输出信号；高侧驱动电路，在输入信号变为第一电平的第一延时时间后驱动高测晶体管导通，在输入信号变为第二电平时驱动高测晶体管关断；电荷泄放电路，与低侧晶体管连接，在输入信号变为第一电平的第二延时时间后形成通路释放低侧晶体管中寄生电容上的电荷，以在高侧晶体管导通阶段保持关断低侧晶体管，在输入信号变为第二电平时开路，第二延时时间小于第一延时时间。本申请在高侧晶体管导通使输出信号电平上升前通过电荷泄放电路形成通路释放低侧晶体管中寄生电容上的电荷，避免高侧晶体管和低侧晶体管串通，提升了驱动装置的稳定性。升了驱动装置的稳定性。升了驱动装置的稳定性。

【技术实现步骤摘要】
驱动装置


[0001]本专利技术涉及电子电力
，特别涉及一种驱动装置。

技术介绍

[0002]半桥电路因其成本低、电路简单、抗不平衡能力等特性常被应用于一些驱动装置中。半桥电路包括串联在电源电压与地之间的高侧晶体管和低侧晶体管，并通过高侧晶体管和低侧晶体管的连接节点提供输出信号至负载。实际应用时，对于不同的负载半桥电路中输出信号的电平上升、下降的速度是不同的。在负载确定的情况下，一般通过调节高侧晶体管和低侧晶体管的栅极驱动电路的输出来达到对应的电平上升、下降的速度。
[0003]然而当要求半桥电路的输出信号电平上升、下降的速度较慢时，尤其在高侧晶体管导通使得输出信号的电平上升时，输出信号可能会通过低侧晶体管中的寄生电容对低侧晶体管的控制端补充电荷。由于低侧晶体管自身的泄流能力有限，可能会导致低侧晶体管在高侧晶体管处于导通状态时也导通，进而出现高侧晶体管和低侧晶体管串通的现象。
[0004]因此，期待一种改进的驱动装置，在半桥电路的输出信号电平上升、下降的速度较慢时，避免高侧晶体管和低侧晶体管串通。

技术实现思路

[0005]鉴于上述问题，本专利技术的目的在于提供一种可以在半桥电路的输出信号电平上升、下降的速度较慢时，避免高侧晶体管和低侧晶体管串通的驱动装置。
[0006]根据本专利技术的一方面，提供一种驱动装置，包括：
[0007]高侧晶体管及低侧晶体管，依次串联在第一电源电压与地之间，所述高侧晶体管与低侧晶体管的连接节点输出输出信号；
[0008]高侧驱动电路，用于驱动所述高测晶体管，在输入信号变为第一电平的第一延时时间后驱动所述高测晶体管导通，以及在所述输入信号变为第二电平时驱动所述高测晶体管关断；
[0009]电荷泄放电路，与所述低侧晶体管连接，在所述输入信号变为第一电平的第二延时时间后形成通路释放所述低侧晶体管中寄生电容上的电荷，以在所述高侧晶体管导通阶段保持关断所述低侧晶体管，以及在所述输入信号变为第二电平时开路，
[0010]其中，所述第二延时时间小于所述第一延时时间。
[0011]可选地，还包括：
[0012]低侧驱动电路，用于驱动所述低侧晶体管，在所述输入信号变为第一电平时驱动所述低侧晶体管关断，以及在所述输入信号变为第二电平时驱动所述低侧晶体管导通。
[0013]可选地，所述低侧驱动电路包括：
[0014]输出单元，包括依次串联在第二电源电压与地之间的上拉晶体管与第一下拉晶体管，所述上拉晶体管与所述第一下拉晶体管的连接节点向所述低侧晶体管的控制端输出低侧驱动信号；
[0015]第一驱动单元，用于驱动所述上拉晶体管，在输入信号变为第一电平时驱动所述上拉晶体管关断，以及在所述输入信号变为第二电平时驱动所述上拉晶体管导通，以驱动所述低侧晶体管导通；以及
[0016]第二驱动单元，用于驱动所述第一下拉晶体管，在输入信号变为第一电平时驱动所述第一下拉晶体管导通，以驱动所述低侧晶体管关断，以及在所述输入信号变为第二电平时驱动所述第一下拉晶体管关断。
[0017]可选地，所述电荷泄放电路包括：
[0018]延时电路，接收所述输入信号并在第二延时时间后输出；
[0019]与门，第一输入端经由所述延时电路接收所述输入信号，第二输入端与所述第一下拉晶体管的控制端连接；
[0020]第一非门，输入端与所述与门的输出端连接；
[0021]第二非门，输入端与所述第一非门的输出端连接；以及
[0022]第二下拉晶体管，控制端与所述第二非门的输出端连接，第一端与所述低侧晶体管的控制端连接，第二端接地。
[0023]可选地，所述第一驱动单元包括：
[0024]第三非门，输入端接收所述输入信号；
[0025]第四非门，输入端与所述第一下拉晶体管的控制端连接；
[0026]与非门，第一输入端与所述第三非门的输出端连接，第二输入端与所述第四非门的输出端连接；
[0027]第五非门，输入端与所述与非门的输出端连接；
[0028]第六非门，输入端与所述第五非门的输出端连接，输出端与所述上拉晶体管的控制端连接。
[0029]可选地，所述第二驱动单元包括：
[0030]第七非门，输入端接收所述输入信号；
[0031]第八非门，输入端与所述上拉晶体管的控制端连接；
[0032]或非门，第一输入端与所述第七非门的输出端连接，第二输入端与所述第八非门的输出端连接；
[0033]第九非门，输入端与所述或非门的输出端连接；
[0034]第十非门，输入端与所述第九非门的输出端连接，输出端与所述第一下拉晶体管的控制端连接。
[0035]可选地，所述第二下拉晶体管的沟道长宽比大于所述第一下拉晶体管的沟道长宽比。
[0036]可选地，所述高侧晶体管和所述低侧晶体管为PMOS管和NMOS管，或者所述上拉晶体管和所述第一下拉侧晶体管为PMOS管和NMOS管。
[0037]可选地，所述第一电源电压大于所述第二电源电压。
[0038]本申请实施例提供的驱动装置，通过增设电荷泄放电路，在高侧晶体管导通使输出信号电平上升前通过电荷泄放电路形成通路释放低侧晶体管中寄生电容上的电荷，使得在高侧晶体管导通阶段保持低侧晶体管关断，以避免高侧晶体管和低侧晶体管串通。
[0039]在其他实施例中，在高侧晶体管导通使输出信号电平上升前通过电荷泄放电路形
成通路释放低侧晶体管中寄生电容上的电荷，以及通过低侧驱动电路将低侧晶体管的控制端下拉。即通过双重下拉使得在高侧晶体管导通阶段保持低侧晶体管关断，以避免高侧晶体管和低侧晶体管串通，提升了驱动装置的稳定性。
附图说明
[0040]通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0041]图1示出了根据本专利技术实施例的驱动装置的结构示意图；
[0042]图2示出了根据本专利技术实施例的驱动装置的电路示意图；
[0043]图3示出了根据本专利技术实施例的驱动装置的波形示意图。
具体实施方式
[0044]以下将参照附图更详细地描述本专利技术的各种实施例。在各个附图中，相同的元件或者模块采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0045]应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接”另一元件或称元件或电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的，或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
[0046]同时，在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应当可理解，硬件制造商本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种驱动装置，其中，包括：高侧晶体管及低侧晶体管，依次串联在第一电源电压与地之间，所述高侧晶体管与低侧晶体管的连接节点输出输出信号；高侧驱动电路，用于驱动所述高测晶体管，在输入信号变为第一电平的第一延时时间后驱动所述高测晶体管导通，以及在所述输入信号变为第二电平时驱动所述高测晶体管关断；电荷泄放电路，与所述低侧晶体管连接，在所述输入信号变为第一电平的第二延时时间后形成通路释放所述低侧晶体管中寄生电容上的电荷，以在所述高侧晶体管导通阶段保持关断所述低侧晶体管，以及在所述输入信号变为第二电平时开路，其中，所述第二延时时间小于所述第一延时时间。2.根据权利要求1所述的驱动装置，其中，还包括：低侧驱动电路，用于驱动所述低侧晶体管，在所述输入信号变为第一电平时驱动所述低侧晶体管关断，以及在所述输入信号变为第二电平时驱动所述低侧晶体管导通。3.根据权利要求2所述的驱动装置，其中，所述低侧驱动电路包括：输出单元，包括依次串联在第二电源电压与地之间的上拉晶体管与第一下拉晶体管，所述上拉晶体管与所述第一下拉晶体管的连接节点向所述低侧晶体管的控制端输出低侧驱动信号；第一驱动单元，用于驱动所述上拉晶体管，在输入信号变为第一电平时驱动所述上拉晶体管关断，以及在所述输入信号变为第二电平时驱动所述上拉晶体管导通，以驱动所述低侧晶体管导通；以及第二驱动单元，用于驱动所述第一下拉晶体管，在输入信号变为第一电平时驱动所述第一下拉晶体管导通，以驱动所述低侧晶体管关断，以及在所述输入信号变为第二电平时驱动所述第一下拉晶体管关断。4.根据权利要求3所述的驱动装置，其中，所述电荷泄放电路包括：延时电路，接收...

【专利技术属性】
技术研发人员：轩昂，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：