集成电路晶体管器件制造技术

本公开的实施例涉及集成电路晶体管器件。一种集成电路晶体管器件，包括：半导体衬底，提供漏极；第一掺杂区域，被掩埋在半导体衬底中提供主体；第二掺杂区域，在半导体衬底中提供源极，其中第二掺杂区域与第一掺杂区域相邻；沟槽，延伸到半导体衬底中并且穿过第一掺杂区域和第二掺杂区域；多氧化物区域，在沟槽内；多栅区域，在沟槽内，多栅区域包括：多氧化物区域的第一侧上的第一栅极凸角以及多氧化物区域的与第一侧相对的第二侧上的第二栅极凸角；绝缘层；以及栅极触点对，栅极触点对包括：第一栅极触点；以及第二栅极触点。利用本公开的实施例，有利地使触点的放置不会有跨过栅极氧化物的桥接并且使多栅与掺杂源极区域短路的风险。的桥接并且使多栅与掺杂源极区域短路的风险。的桥接并且使多栅与掺杂源极区域短路的风险。

【技术实现步骤摘要】
集成电路晶体管器件


[0001]本文的实施例大体上涉及金属氧化物半导体场效应晶体管(MOSFET)器件，具体地涉及用于具有分离栅极配置的沟槽型功率MOSFET的栅极触点结构，该分离栅极配置包括通过多氧化物区域横向间隔开并且通过多晶硅栅桥电耦合的一对多晶硅栅极凸角。

技术介绍

[0002]参照图1，图1示出了功率金属氧化物半导体场效应晶体管(MOSFET)器件10的横截面。在该示例中，MOSFET是在掺杂有n型掺杂剂的半导体衬底12中和半导体衬底12上形成的n沟道(nMOS)型器件，其提供晶体管10的漏极。衬底12具有正面14和背面16。多个沟槽18从正面14沿着深度延伸到衬底12中。沟槽18沿着垂直于横截面的方向(即，进出图示页面)沿长度方向向(即，纵向地)彼此平行地延伸，并且形成条带(这种类型的晶体管器件通常在本领域中被称为条形FET型晶体管)。
[0003]掺杂有p型掺杂剂的区域24被掩埋在衬底12中从正面14偏移(即，下方)的深度处，并且被定位在每个沟槽18的相对侧平行于正面14延伸。掺杂区域24形成晶体管的主体(沟道)区域，其中沟槽18完全穿过掺杂主体区域24并且进入掺杂主体区域24下方的衬底12。重掺杂有n型掺杂剂的表面注入区域26被提供在衬底12的正面14，并且被定位在每个沟槽18的相对侧平行于正面14延伸，并且与掺杂主体区域24的顶部接触。掺杂区域26形成晶体管的源极，其中沟槽18完全穿过掺杂源极区域26，并且如上面提到的，完全穿过掺杂主体区域24进一步延伸到掺杂主体区域24下方的衬底12中。<br/>[0004]每个沟槽18的侧壁和底部衬套有绝缘层20。例如，绝缘层20可以包括氧化物层(在实施例中，其在每个沟槽18中从衬底12的暴露表面热生长)。每个沟槽18由多晶硅材料22填充，绝缘层20使多晶硅材料22与衬底12绝缘。多晶硅材料22形成晶体管10的栅极(称为多栅)，并且绝缘层20是栅极氧化物层。
[0005]层的堆叠30被形成在衬底的上表面上方。堆叠30包括未掺杂的氧化物(例如原硅酸四乙酯(TEOS))层32和玻璃(例如硼磷硅玻璃(BPSG))层34。如果需要，堆叠30还可以包括附加的绝缘层和/或势垒层。
[0006]参照图1的左侧，源极金属触点40延伸穿过堆叠30的层，被定位于相邻沟槽18的位置之间，以与掺杂源极区域26电接触。每个源极金属触点40沿着深度延伸到衬底中，以穿过掺杂源极区域26并且部分进入掺杂主体区域24(从而为被绑定至源极的晶体管10提供主体触点)。源极金属层42在堆叠30和源极金属触点40两者上方延伸，以提供到所有源极金属触点40以及在所有源极金属触点40之间的电连接。堆叠30的层使源极金属层42和源极金属触点40两者与多栅(多晶硅区域22)绝缘。
[0007]现在参照图1的右侧，栅极金属触点46延伸穿过堆叠层30，被定位为与沟槽18的位置对准，以与每个沟槽18中的多晶硅区域22电接触。尽管未明确图示，但要理解的是，栅极金属触点46可以至少部分地沿着深度延伸到多晶硅区域22中。栅极金属层48在堆叠30和栅极金属触点46二者上方延伸，以提供到所有栅极金属触点46以及在所有源极金属触点46之
间的电连接。堆叠层30将栅极金属层48和栅极金属触点46二者与源极金属触点和源极区域绝缘。
[0008]在实践中，图1的左侧和右侧的横截面实际上在垂直于横截面的方向上(即，进出图示页面)纵向地彼此偏移。在该配置中，绝缘分离被提供在源极金属层42和栅极金属层48之间。
[0009]漏极金属层44在衬底12的背面16上方延伸以提供到漏极的金属连接。
[0010]晶体管10可以替代地是pMOS型晶体管，其中衬底12和掺杂源极区域16二者都是p型掺杂的并且主体区域14是n型掺杂的。
[0011]现在参照图2，图2示出了功率金属氧化物半导体场效应晶体管(MOSFET)器件50的横截面。在该示例中，MOSFET是在掺杂有n型掺杂剂的半导体衬底52中和半导体衬底52上形成的n沟道(nMOS)型器件，其提供晶体管50的漏极。衬底52具有正面54和背面56。多个沟槽58从正面54沿着深度延伸到衬底52中。沟槽58沿着垂直于横截面的方向(即，进出图示页面)纵向(即，纵向地)彼此平行地延伸，并且形成条带(这种类型的晶体管器件通常在本领域中被称为条形FET型晶体管)。
[0012]掺杂有p型掺杂剂的区域64被掩埋在衬底52中与正面54偏移(即，下方)的深度处，并且被定位在每个沟槽58的相对侧平行于正面54延伸。掺杂区域64形成晶体管的主体(沟道)区域，沟槽58完全穿过掺杂主体区域64并且进入掺杂主体区域64下方的衬底52。掺杂有n型掺杂剂的区域66被提供在衬底52的正面54，并且被定位在每个沟槽58的相对侧平行于正面54延伸，并且与掺杂主体区域64的顶部接触。掺杂区域66形成晶体管的源极，其中沟槽58完全穿过掺杂源极区域66，并且如上面提到的，完全通过掺杂主体区域64进一步延伸到掺杂主体区域64下方的衬底52中。
[0013]每个沟槽58的侧壁和底部衬有第一(厚)绝缘层60a。例如，绝缘层60a可以包括厚氧化物层。沟槽58然后由第一多晶硅材料62a填充，其中绝缘层60a使第一多晶硅材料62a与衬底52绝缘。多晶硅材料62a是重n型掺杂的多晶硅材料(例如磷掺杂的，掺杂浓度为5x10
20
at/cm3)。在用于制造晶体管50的过程期间，绝缘层60a的上部(其将与掺杂主体区域64和掺杂区域66都相邻)从沟槽58去除，以暴露多晶硅材料62a的对应上部61(参见图3A)。多晶硅材料62a的该暴露的上部61然后被转换(例如使用热氧化过程)以形成多氧化物区域68，该多氧化物区域68在沟槽58中与多晶硅材料62a的剩余(下部)部分63竖直对准(参见图3B)。多晶硅材料62a的这个剩余的下部63形成晶体管50的场板电极(也称为多源极区域，因为它通常与源极区域66电短路
‑
该电连接未在附图中明确示出)。然后每个沟槽58的上部的侧壁和底部衬有第二(薄)绝缘层60b(参见图3C)。例如，绝缘层60b可以包括热生长的薄氧化物层。每个沟槽58的上部然后由第二多晶硅材料62b填充，其中绝缘层60b使第二多晶硅材料62b与衬底52(包括区域64和66)绝缘。第二多晶硅材料62b形成晶体管50的栅极(也称为多栅区域)，并且包括在多氧化物区域68的相对侧延伸的第一(例如左侧)栅极凸角621和第二(例如右侧)栅极凸角622。第一栅极凸角和第二栅极凸角通过在多氧化物区域68上方延伸的栅桥部分623电耦合。绝缘层60b形成栅极氧化物层。
[0014]层的堆叠70在衬底的上表面上方形成。堆叠70包括未掺杂的氧化物(例如原硅酸四乙酯(TEOS))层72和玻璃(例如硼磷硅玻璃(BPSG))层74。如果需要，堆叠70还可以包括附加的绝缘层和/或势垒层。
[0015]参照图2的左侧，源极金属触点80延伸穿过堆叠70的层，被定位于相邻沟槽58的位置之间，以与掺杂本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路晶体管器件，其特征在于，包括：半导体衬底，提供漏极；第一掺杂区域，被掩埋在所述半导体衬底中提供主体；第二掺杂区域，在所述半导体衬底中提供源极，其中所述第二掺杂区域与所述第一掺杂区域相邻；沟槽，延伸到所述半导体衬底中并且穿过所述第一掺杂区域和所述第二掺杂区域；多氧化物区域，在所述沟槽内；多栅区域，在所述沟槽内，所述多栅区域包括：所述多氧化物区域的第一侧上的第一栅极凸角以及所述多氧化物区域的与所述第一侧相对的第二侧上的第二栅极凸角；绝缘层，在所述第一掺杂区域和沟槽上方延伸；以及用于所述沟槽的栅极触点对，所述栅极触点对包括：第一栅极触点，延伸穿过所述绝缘层并且到所述第一栅极凸角中；以及第二栅极触点，延伸穿过所述绝缘层并且到所述第二栅极凸角中。2.根据权利要求1所述的集成电路晶体管器件，其特征在于，所述第一栅极触点和所述第二栅极触点处于横向并排布置。3.根据权利要求1所述的集成电路晶体管器件，其特征在于，所述第一栅极触点和所述第二栅极触点在所述沟槽的纵向方向上彼此偏移。4.根据权利要求3所述的集成电路晶体管器件，其特征在于，没有在垂直于所述沟槽的所述纵向方向的平面中的所述沟槽的横截面穿过所述第一栅极触点和所述第二栅极触点二者。5.根据权利要求1所述的集成电路晶体管器件，其特征在于，所述多栅区域还包括在所述多氧化物区域上方延伸并且将所述第一栅极凸角电耦合至所述第二栅极凸角的桥接区域。6.根据权利要求5所述的集成电路晶体管器件，其特征在于，所述桥接区域的一部分在所述第一栅极触点和所述第二栅极触点之间横向地延伸。7.根据权利要求1所述的集成电路晶体管器件，其特征在于，所述多氧化物区域包括空隙，并且其中所述第一栅极触点和所述第二栅极触点中的每个栅极触点在所述沟槽的横向方向上相对于所述空隙偏移。8.根据权利要求1所述的集成电路晶体管器件，其特征在于，所述多氧化物区域与所述沟槽的中心对准，并且其中所述第一栅极触点和所述第二栅极触点中的每个栅极触点的中心位于对应的所述第一栅极凸角和所述第二栅极凸角的中心与所述沟槽的中心之间。9.根据权利要求1所述的集成电路晶体管器件，其特征在于，还包括：金属层，在所述绝缘层上方延伸并且电连接所述第一栅极触点和所述第二栅极触点。10.根据权利要求1所述的集成电路晶体管器件，其特征在于，还包括：栅极绝缘体层，沿着所述沟槽的壁并且被定位于所述第一栅极凸角和所述第二栅极凸角中的每个栅极凸角与所述半导体衬底之间。11.根据权利要求1所述的集成电路晶体管器件，其特征在于，还包括：在所述沟槽内的多源极区域，其中所述多源极区域与所述多氧化物区域纵向地对准。12.根据权利要求11所述的集成电路晶体管器件，其特征在于，所述多氧化物区域是所
述多源极区域的氧化部分。13.根据权利要求1所述的集成电路晶体管器件，其特征在于，所述第一栅极触点和所述第二栅极触点中的每个栅极触点包括钛
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氮化钛势垒层和钨塞。14.一种集...

【专利技术属性】
技术研发人员：杨延诚，M，
申请(专利权)人：意法半导体有限公司，
类型：新型
国别省市：