半导体功率器件及其控制方法技术

本发明专利技术公开了一种半导体功率器件及其控制方法，包括：位于半导体衬底内的若干个栅沟槽；位于栅沟槽的上部内的第一栅极，第一栅极外接第一栅电极；位于栅沟槽的下部内的第二栅极，第二栅极外接第二栅电极。本发明专利技术的半导体功率器件在开启时，对第一栅电极施加第一栅电压，在p型体区内形成第一电流沟道；对第二栅电极施加第二栅电压，在台面区的下部内形成第二电流沟道。本发明专利技术可以降低半导体功率器件的导通电阻。通电阻。通电阻。

【技术实现步骤摘要】
半导体功率器件及其控制方法


[0001]本专利技术属于半导体器件
，特别是涉及一种半导体功率器件及其控制方法。

技术介绍

[0002]图1是现有技术的一种半导体功率器件的俯视结构示意图，现有技术的半导体功率器件包括位于半导体衬底10内的n型漏区、n型漂移区、栅沟槽、p型体区以及位于p型体区内的n型源区，位于栅沟槽的下部内的屏蔽栅，位于栅沟槽的上部内的栅极，栅极通过金属层外接至栅电极102，屏蔽栅和n型源区通过金属层外接至源电极101。现有技术的半导体功率器件在开启时，对栅电极102施加栅电压，在p型体区内形成电流沟道，此时源电极101接地，台面区(mesa)的下部内的导通电阻主要由n型漂移区的掺杂浓度决定，n型漂移区的掺杂浓度受半导体功率器件的耐压限制，使得半导体功率器件的导通电阻难以降低，功率损耗比较大。

技术实现思路

[0003]有鉴于此，本专利技术的目的是提供一种半导体功率器件及其控制方法，以降低半导体功率器件的导通电阻。
[0004]为达到本专利技术的上述目的，本专利技术提供了一种半导体功率器件，包括：
[0005]半导体衬底；
[0006]位于所述半导体衬底内的若干个栅沟槽；
[0007]位于所述栅沟槽的上部内的第一栅极，所述第一栅极通过第一绝缘层与所述半导体衬底隔离，所述第一栅极外接至第一栅电极；
[0008]位于所述栅沟槽的下部内的第二栅极，所述第二栅极通过第二绝缘层与所述半导体衬底隔离，所述第二栅极与所述第一栅极之间绝缘隔离，所述第二栅极外接至第二栅电极；
[0009]位于相邻的所述栅沟槽之间的半导体衬底部分为台面区，位于所述台面区的上部的p型体区，位于所述p型体区内的n型源区。
[0010]可选的，本专利技术所述第二栅极向上延伸至所述栅沟槽的上部内。
[0011]可选的，在所述栅沟槽的上部内，所述第一栅极环绕包围所述第二栅极的上部。
[0012]可选的，在所述栅沟槽的上部内，所述第二栅极将所述第一栅极分隔为两部分。
[0013]可选的，所述栅沟槽的上部的宽度大于所述栅沟槽的下部的宽度。
[0014]本专利技术还提供了一种半导体功率器件的控制方法，该半导体功率器件的控制方法应用于上述所述的半导体功率器件，该半导体功率器件的控制方法，包括：
[0015]所述半导体功率器件在开启时，对所述第一栅电极施加第一栅电压，对所述第二栅电极施加第二栅电压。
[0016]可选的，所述第二栅电压大于所述第一栅电压。
[0017]可选的，所述半导体功率器件在开启时，对所述第一栅电极施加第一栅电压，对所述第二栅电极施加第二栅电压，包括：
[0018]所述半导体功率器件在开启时，对所述第一栅电极施加第一栅电压通过施加所述第一栅电压，在所述p型体区内形成第一电流沟道；对所述第二栅电极施加第二栅电压通过施加所述第二栅电压，在所述台面区的下部内形成第二电流沟道。
[0019]可选的，还包括：所述半导体功率器件在关断时，对所述第二栅电极施加0电位。
[0020]本专利技术提出的半导体功率器件及其控制方法，半导体功率器件在开启时，对第一栅电极施加第一栅电压，在p型体区内形成第一电流沟道；对第二栅电极施加第二栅电压，在半导体功率器件的台面区的下部内形成第二电流沟道，可以降低半导体功率器件的导通电阻。
附图说明
[0021]为了更加清楚地说明本专利技术示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。
[0022]图1是现有技术的一种半导体功率器件的俯视结构示意图；
[0023]图2是本专利技术提供的半导体功率器件的一个实施例的剖面结构示意图；
[0024]图3是本专利技术提供的半导体功率器件的一个实施例的俯视结构示意图；
[0025]图4是本专利技术提供的半导体功率器件的又一个实施例的剖面结构示意图；
[0026]图5是本专利技术提供的半导体功率器件的再一个实施例的剖面结构示意图。
具体实施方式
[0027]以下将结合本专利技术实施例中的附图，完整地描述本专利技术的技术方案。应当理解，本专利技术所使用的诸如“具有”、“包含”以及“包括”等术语并不配出一个或多个其它元件或其组合的存在。
[0028]图2是本专利技术提供的半导体功率器件的一个实施例的剖面结构示意图，如图2所示，本专利技术的半导体功率器件包括半导体衬底20，半导体衬底20通常为硅衬底，包括n型漏区21和位于n型漏区21之上的n型漂移区22。位于半导体衬底20内的若干个栅沟槽30，本专利技术实施例中仅示例性的示出了两个栅沟槽30。位于栅沟槽30的上部内的第一栅极25，第一栅极25通过第一绝缘层26与半导体衬底20隔离；位于栅沟槽30的下部内的第二栅极23，第二栅极23通过第二绝缘层24与半导体衬底20隔离，在本专利技术实施例中，第二栅极23与第一栅极25之间通过第一绝缘层26绝缘隔离，第一绝缘层26和第二绝缘层24的材质通常为氧化硅。位于相邻的栅沟槽30之间的半导体衬底部分为半导体功率器件的台面区，位于所述台区上部的p型体区27，位于p型体区27内的n型源区28。
[0029]由于剖面结构不便于展示，在图2中没有展示本专利技术的半导体功率器件中的第一栅极25、第二栅极23和n型源区28通过金属层连接至外部电极的结构，而通过图3展示了本专利技术的半导体功率器件的通过金属层连接至外部电极后的一个实施例的俯视结构示意图，如图3所示，p型体区27和n型源区28外接至源电极201，第一栅极25外接至第一栅电极202，第二栅极23外接至第二栅电极203。
[0030]本专利技术的半导体功率器件的控制方法，半导体功率器件在开启时，对第一栅电极
202施加第一栅电压，在p型体区27内形成第一电流沟道；同时对第二栅电极203施加第二栅电压，优选的使第二栅电压大于第一栅电压，在相邻的第二栅极23之间的台面区的下部内形成第二电流沟道，从而可以降低台面区的下部的导通电阻，进而降低半导体功率器件的导通电阻。半导体功率器件在关断时，对所述第二栅电极施加0电位，可以提高半导体功率器件的耐压。
[0031]图4是本专利技术提供的半导体功率器件的又一个实施例的剖面结构示意图，在该实施例中，第二栅极23向上延伸至栅沟槽的上部内。此时，在栅沟槽的上部内，第二栅极23可以将第一栅极25分隔为两部分，其剖面结构如图4所示。可选的，第二栅极23向上延伸至栅沟槽的上部内时，还可以使第一栅极25环绕包围第二栅极23的上部，该结构在本专利技术实施例中不在具体展示。
[0032]图5是本专利技术提供的半导体功率器件的再一个实施例的剖面结构示意图，如图5所示，第二栅极23向上延伸至栅沟槽的上部内，同时栅沟槽的上部的宽度大于栅沟槽的下部的宽度，该结构可以减小半导体功率器件的元胞尺寸。
[0033]以上具体实施方式及实施例是对本专利技术技术思想的具体支持，不能以此限定本专利技术的保护范围，凡是按照本专利技术提出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.半导体功率器件，其特征在于，包括：半导体衬底；位于所述半导体衬底内的若干个栅沟槽；位于所述栅沟槽的上部内的第一栅极，所述第一栅极通过第一绝缘层与所述半导体衬底隔离，所述第一栅极外接至第一栅电极；位于所述栅沟槽的下部内的第二栅极，所述第二栅极通过第二绝缘层与所述半导体衬底隔离，所述第二栅极与所述第一栅极之间绝缘隔离，所述第二栅极外接至第二栅电极；位于相邻的所述栅沟槽之间的半导体衬底部分为台面区，位于所述台面区的上部的p型体区，位于所述p型体区内的n型源区。2.如权利要求1所述的半导体功率器件，其特征在于，所述第二栅极向上延伸至所述栅沟槽的上部内。3.如权利要求2所述的半导体功率器件，其特征在于，在所述栅沟槽的上部内，所述第一栅极环绕包围所述第二栅极的上部。4.如权利要求2所述的半导体功率器件，其特征在于，在所述栅沟槽的上部内，所述第二栅极将所述第一栅极分隔为两部分。5.如权利要求1所述的半导体功率器件，其特征在于，所述栅沟槽的...

【专利技术属性】
技术研发人员：龚轶，毛振东，徐真逸，刘伟，
申请(专利权)人：苏州东微半导体股份有限公司，
类型：发明
国别省市：