半导体结构及其形成方法技术

一种半导体的结构及其形成方法，方法包括：提供基底，基底包括衬底、以及凸立于衬底上且沿第一方向延伸的鳍部，基底包括多个相邻的器件区，器件区的衬底顶部形成有横跨鳍部、且覆盖鳍部的部分顶部和部分侧壁的栅极结构，栅极结构沿第二方向延伸，第一方向和第二方向相垂直，栅极结构露出的衬底上形成有层间介质层，层间介质层覆盖栅极结构的顶部；在栅极结构的顶部，形成贯穿层间介质层的栅极接触孔，栅极接触孔底部露出栅极结构的顶部，在同一个栅极结构的顶部，栅极接触孔的数量至少为三个，且栅极接触孔沿第二方向排布在栅极结构的顶部；在栅极接触孔内形成栅极插塞。提升了器件区的最大振荡频率性能，从而提高了半导体结构的电学性能。构的电学性能。构的电学性能。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short
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channel effects)更容易发生。
[0003]因此，为了更好的适应器件尺寸按比例缩小的要求，非平面MOS晶体管应运而生，例如全包围栅极(Gate
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all
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around，GAA)晶体管或鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET器件相比栅对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，有利于进一步提高半导体结构的性能。
[0005]为解决上述问题，本专利技术提供一种半导体结构，包括：基底，所述基底包括衬底、以及凸立于所述衬底上且沿第一方向延伸的鳍部，所述基底包括多个相邻的器件区；栅极结构，位于所述器件区的衬底顶部，所述栅极结构横跨所述鳍部、且覆盖所述鳍部的部分顶部和部分侧壁，所述栅极结构沿第二方向延伸，所述第一方向和第二方向相垂直，所述栅极结构包括覆盖所述鳍部的部分顶部和部分侧壁的栅介质层、以及横跨所述鳍部并覆盖所述栅介质层的栅电极层；层间介质层，位于所述栅极结构露出的所述衬底上，且覆盖所述栅极结构的顶部；栅极插塞，贯穿所述栅极结构顶部的层间介质层，所述栅极插塞的底部与所述栅极结构顶部相连接，在同一个所述栅极结构的顶部，所述栅极插塞的数量至少为三个，且所述栅极插塞沿所述第二方向排布在所述栅极结构的顶部。
[0006]相应的，本专利技术实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、以及凸立于所述衬底上且沿第一方向延伸的鳍部，所述基底包括多个相邻的器件区，所述器件区的衬底顶部形成有横跨所述鳍部、且覆盖所述鳍部的部分顶部和部分侧壁的栅极结构，所述栅极结构沿第二方向延伸，所述第一方向和第二方向相垂直，所述栅极结构露出的所述衬底上形成有层间介质层，所述层间介质层覆盖所述栅极结构的顶部；在所述栅极结构的顶部，形成贯穿所述层间介质层的栅极接触孔，所述栅极接触孔底部露出所述栅极结构的顶部，在同一个所述栅极结构的顶部，所述栅极接触孔的数量至少为三个，且所述栅极接触孔沿所述第二方向排布在所述栅极结构的顶部；在所述栅极接触孔内形成栅极插塞。
[0007]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0008]本专利技术实施例提供一种半导体结构的形成方法，在栅极结构的顶部，形成贯穿层间介质层的栅极接触孔，栅极接触孔底部露出栅极结构的顶部，在同一个栅极结构的顶部，栅极接触孔的数量至少为三个，且栅极接触孔沿第二方向排布在栅极结构的顶部；在栅极接触孔内形成栅极插塞。与目前在同一个栅极结构顶部仅形成一个栅极接触孔的方案相比，本专利技术实施例中，在同一个栅极结构的顶部，栅极接触孔的数量至少为三个，且栅极接触孔沿第二方向排布在栅极结构的顶部，在所述器件区的栅极结构处于工作状态的情况下，同一个栅极结构上的工作电流能够通过多个栅极插塞输入或输出，即在同一工作电流下，同一个栅极结构上的工作电流通过的传输路径越多，同一个栅极结构产生的电阻也就越小，进而使得所述器件区中的栅极结构产生的工作电阻降低，相应的，工作电阻的降低提升了所述器件区的最大振荡频率(fmax)的性能，从而提高了半导体结构的电学性能。
附图说明
[0009]图1至图2是一种半导体结构的结构示意图；
[0010]图3至图5是本专利技术半导体结构一实施例的结构示意图；
[0011]图6至图14是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
[0012]目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
[0013]图1至图2是一种半导体结构的结构示意图。其中，图1是俯视图，图2为图1沿ab方向的剖视图。且为了便于图示，图1仅示意出了栅极结构19、源漏掺杂区30和栅极插塞16。
[0014]参考图1至图2，所述半导体结构包括：基底，所述基底包括衬底10、以及凸立于所述衬底10上且沿第一方向(如图1中X方向所示)延伸的鳍部11，所述基底包括多个相邻的器件区10A；栅极结构19，位于所述器件区10A的衬底10顶部，所述栅极结构19横跨所述鳍部11、且覆盖所述鳍部11的部分顶部和部分侧壁，所述多个栅极结构19沿第二方向(如图1中Y方向所示)延伸且沿第一方向平行排列，所述第一方向和第二方向相垂直；源漏掺杂区30，位于栅极结构19两侧的鳍部11中；层间介质层20，位于所述栅极结构19露出的所述衬底10上，所述层间介质层20覆盖所述栅极结构19和源漏掺杂区30的顶部；栅极插塞16，贯穿所述栅极结构19顶部的所述层间介质层20。
[0015]目前，同一个所述栅极结构19的顶部，栅极插塞16的数量通常为一个。
[0016]因此，在所述器件区10A的栅极结构19处于工作状态的情况下，同一个栅极结构19上的工作电流只能通过一个栅极插塞16输入或输出，即在同一工作电流下，同一个栅极结构19上的工作电流通过的传输路径较少，同一个栅极结构产生的电阻也就越大，进而使得所述器件区10A中的栅极结构19产生的工作电阻较高，相应的，工作电阻的增高降低了所述器件区10A的最大振荡频率(fmax)的性能，从而影响了半导体结构的电学性能。
[0017]为了解决技术问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、以及凸立于所述衬底上且沿第一方向延伸的鳍部，所述基底包括多
个相邻的器件区，所述器件区的衬底顶部形成有横跨所述鳍部、且覆盖所述鳍部的部分顶部和部分侧壁的栅极结构，所述栅极结构沿第二方向延伸，所述第一方向和第二方向相垂直，所述栅极结构露出的所述衬底上形成有层间介质层，所述层间介质层覆盖所述栅极结构的顶部；在所述栅极结构的顶部，形成贯穿所述层间介质层的栅极接触孔，所述栅极接触孔底部露出所述栅极结构的顶部，在同一个所述栅极结构的顶部，所述栅极接触孔的数量至少为三个，且所述栅极接触孔沿所述第二方向排布在所述栅极结构的顶部；在所述栅极接触孔内形成栅极插塞。
[0018]本专利技术实施例在同一个栅极结构的顶部，栅极接触孔的数量至少为三个，且栅极接触孔沿第二方向排布在栅极结构的顶部，在所述器件区的栅极结构处于工作状态的情况下，同一个栅极结构上的工作电流能够通过多个栅极插本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底包括衬底、以及凸立于所述衬底上且沿第一方向延伸的鳍部，所述基底包括多个相邻的器件区；栅极结构，位于所述器件区的衬底顶部，所述栅极结构横跨所述鳍部、且覆盖所述鳍部的部分顶部和部分侧壁，所述栅极结构沿第二方向延伸，所述第一方向和第二方向相垂直，所述栅极结构包括覆盖所述鳍部的部分顶部和部分侧壁的栅介质层、以及横跨所述鳍部并覆盖所述栅介质层的栅电极层；层间介质层，位于所述栅极结构露出的所述衬底上，且覆盖所述栅极结构的顶部；栅极插塞，贯穿所述栅极结构顶部的层间介质层，所述栅极插塞的底部与所述栅极结构顶部相连接，在同一个所述栅极结构的顶部，所述栅极插塞的数量至少为三个，且所述栅极插塞沿所述第二方向排布在所述栅极结构的顶部。2.如权利要求1所述的半导体结构，其特征在于，在同一个所述栅极结构的顶部，所述栅极插塞等间距排布在所述栅极结构的顶部。3.如权利要求1或2所述的半导体结构，其特征在于，所述栅极结构沿所述第二方向包括相对的第一端部和第二端部；在同一个所述栅极结构的顶部，所述栅极插塞中的一个栅极插塞位于所述栅极结构的第一端部，所述栅极插塞中的另一个栅极插塞位于所述栅极结构的第二端部，剩余的所述栅极插塞位于所述第一端部和第二端部之间。4.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：栅极盖帽层，位于所述栅极结构的顶部；源漏掺杂层，位于所述栅极结构两侧的鳍部中；源漏盖帽层，位于所述源漏掺杂层的顶部；所述层间介质层还覆盖所述栅极盖帽层和源漏盖帽层的顶部；所述栅极插塞还贯穿所述栅极结构顶部的栅极盖帽层。5.如权利要求1所述的半导体结构，其特征在于，沿所述第一方向，所述栅极插塞的尺寸为0.016微米至0.04微米。6.如权利要求1所述的半导体结构，其特征在于，沿所述第一方向，所述栅极插塞的侧壁相对于同一侧的所述栅极结构侧壁向外凸出，或者，所述栅极插塞的侧壁和同一侧的所述栅极结构侧壁相齐平。7.如权利要求1所述的半导体结构，其特征在于，沿所述第一方向，所述栅极插塞的侧壁相对于同一侧的所述栅极结构侧壁向外凸出，所述栅极插塞的侧壁相对于同一侧的所述栅极结构侧壁向外凸出的尺寸小于或等于12纳米。8.如权利要求1所述的半导体结构，其特征在于，在所述器件区中，所述栅极结构的数量为多个，所述多个栅极结构沿第一方向平行排列，沿所述第一方向，相邻所述栅极结构之间的距离为0.136微米至0.5微米。9.如权利要求1所述的半导体结构，其特征在于，在所述器件区中，同一个所述栅极结构顶部的栅极插塞个数、与所述栅极结构所覆盖的鳍部个数的比值为1：8至1：4。10.如权利要求1所述的半导体结构，其特征在于，所述器件区包括PMOS器件区；在所述PMOS器件区中，在同一个所述栅极结构的顶部，所述栅极插塞的数量至少为三个。11.如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、
HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种；所述栅电极层的材料包括TiN、...

【专利技术属性】
技术研发人员：甘桃，侯永田，周飞，彭小毛，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：