半导体结构及其形成方法技术

一种半导体结构及其形成方法，其中形成方法包括：提供衬底，所述衬底包括上拉晶体管区，所述上拉晶体管区上形成有若干相互分立的第一鳍部；在所述衬底上形成第一介质层，所述第一介质层覆盖所述第一鳍部的侧壁和顶部表面；刻蚀相邻所述第一鳍部之间的第一介质层，在相邻所述第一鳍部之间形成第一凹槽；在所述第一凹槽内形成第一隔离结构。本发明专利技术实施例提供的半导体结构的形成方法，有利于提高所形成的半导体结构的性能。导体结构的性能。导体结构的性能。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET(Metal
‑
Oxide Semiconductor Field
‑
Effect Transistor)的沟道长度也相应不断缩短。为了能更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。
[0003]随着半导体器件尺寸的进一步缩小，相邻鳍部之间的距离越来越近，相邻鳍部内的源漏掺杂层容易发生桥接，会严重影响半导体结构的性能。

技术实现思路

[0004]本专利技术解决的技术问题是提供一种半导体结构及其形成方法，避免相邻源漏掺杂层之间发生桥接，有利于提高半导体结构的性能。
[0005]为解决上述技术问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括上拉晶体管区，所述上拉晶体管区上形成有若干相互分立的第一鳍部；在所述衬底上形成第一介质层，所述第一介质层覆盖所述第一鳍部的侧壁和顶部表面；刻蚀相邻所述第一鳍部之间的第一介质层，在相邻所述第一鳍部之间形成第一凹槽；在所述第一凹槽内形成第一隔离结构。
[0006]可选的，在形成所述第一介质层之间，还包括：在所述衬底上形成第一伪栅结构；在所述第一伪栅结构两侧的所述第一鳍部内形成第一源漏掺杂层。
[0007]可选的，在形成所述第一介质层之后，形成第一凹槽之前，还包括：去除第一伪栅结构，在所述第一介质层内形成栅极开口；在所述栅极开口内形成第一栅极结构。
[0008]可选的，在形成第一栅极结构之后，还包括：去除部分所述第一栅极结构以及部分厚度的第一鳍部，在所述第一鳍部内形成第二凹槽。
[0009]可选的，在所述第一凹槽内形成第一隔离结构的同时，在所述第二凹槽内形成第二隔离结构。
[0010]可选的，形成所述第二凹槽的方法包括：在所述第一介质层上形成第一掩膜结构，所述第一掩膜结构内具有第一图形开口，所述第一图形开口暴露出部分所述第一栅极结构的顶部表面；以所述第一掩膜结构为掩膜，去除暴露出的所述第一栅极结构以及部分厚度的所述第一鳍部，在所述第一鳍部内形成第二凹槽。
[0011]可选的，形成所述第一凹槽的方法包括：在所述第一掩膜结构上形成第二掩膜结构，所述第二掩膜结构内具有第二图形开口，所述第二图形开口暴露出相邻所述第一鳍部之间的所述第一介质层；以所述第二掩膜结构为掩膜，刻蚀所述第一介质层，在相邻所述第一鳍部之间形成第一凹槽；去除所述第二掩膜结构。
[0012]可选的，在所述第一凹槽内形成第一隔离结构的方法包括：在所述第一凹槽内形成初始隔离结构，所述初始隔离结构还覆盖所述第一介质层的表面；平坦化所述初始隔离结构，至暴露出所述第一介质层的表面，在所述第一凹槽内形成第一隔离结构。
[0013]可选的，在形成所述初始隔离结构之后，还包括：在所述初始隔离结构上形成覆盖层。
[0014]可选的，所述初始隔离结构的材料包括氮化硅、碳氮化硅、氧化硅或碳化硅的其中一种或多种组合。
[0015]可选的，所述覆盖层的材料包括氮化硅、碳氮化硅、氧化硅或碳化硅的其中一种或多种组合。
[0016]可选的，在形成所述第一鳍部之后，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述第一鳍部的部分侧壁表面。
[0017]可选的，所述衬底还包括下拉晶体管区，所述下拉晶体管区上形成有若干相互分立的第二鳍部。
[0018]相应的，本专利技术实施例还提供一种半导体结构，包括：衬底，所述衬底包括上拉晶体管区，所述上拉晶体管区上形成有若干相互分立的第一鳍部；隔离层，位于相互分立的所述第一鳍部之间的所述衬底上，所述隔离层覆盖所述第一鳍部的部分侧壁；第一栅极结构，位于所述衬底上且横跨所述第一鳍部；第一介质层，位于所述衬底上，所述第一介质层的顶部表面和所述第一栅极结构的顶部表面齐平；第一凹槽，位于相邻所述第一鳍部之间的所述第一介质层和所述隔离层内，且所述第一凹槽垂直于所述第一栅极结构的延伸方向；第一隔离结构，位于所述第一凹槽内，所述第一隔离结构的顶部表面与所述第一介质层的顶部表面齐平。
[0019]可选的，还包括：第一栅极结构，位于所述衬底上且横跨所述第一鳍部；第一源漏掺杂层，位于所述第一栅极结构两侧的所述第一鳍部内；第二凹槽，位于所述第一鳍部内，且沿垂直于所述第一鳍部延伸方向贯穿部分厚度的所述第一鳍部；第二隔离结构，位于所述第二凹槽内。
[0020]与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：
[0021]本专利技术实施例提供的形成方法，通过在相邻的第一鳍部之间形成第一隔离结构，所述第一隔离结构可以隔离相邻的第一鳍部内的第一源漏掺杂层，避免第一源漏掺杂层之间发生桥接，从而有利于提高半所形成的的半导体结构的性能。
[0022]本专利技术实施例提供的半导体结构，在相邻的第一鳍部之间具有第一隔离结构，所述第一隔离结构可以隔离相邻的第一鳍部内的第一源漏掺杂层，避免第一源漏掺杂层之间发生桥接，从而有利于提高半所形成的半导体结构的性能。
附图说明
[0023]图1是一实施例中半导体结构的结构示意图；
[0024]图2至图15是本专利技术一实施例中半导体形成过程各步骤对应的结构示意图。
具体实施方式
[0025]如
技术介绍
所述，目前的半导体结构的性能仍有待提升。现结合具体的实施例进
行分析说明。
[0026]图1是一实施例中半导体结构的剖面结构示意图。
[0027]参考图1，所述半导体结构包括：衬底100，所述衬底100包括上拉晶体管区I和下拉晶体管区II，所述上拉晶体管区I上形成有若干相互分立的第一鳍部101，所述下拉晶体管区II上形成有若干相互分立的第二鳍部102；隔离层103，位于所述衬底100上，所述隔离层103覆盖所述第一鳍部101和所述第二鳍部102的部分侧壁表面；第一栅极结构(未图示)，位于所述衬底100上且横跨所述第一鳍部101，第二栅极结构(未图示)，位于所述衬底100上且横跨所述第二鳍部102；第一源漏掺杂层104，位于所述第一栅极结构两侧的所述第一鳍部101内，第二源漏掺杂层105，位于所述第二栅极结构两侧的第二鳍部102内；介质层106，位于所述衬底100上，所述介质层106覆盖所述第一源漏掺杂层104和第二源漏掺杂层105。
[0028]上述半导体结构中，由于随着半导体技术节点的不断进步，相邻的上拉晶体管区I之间的距离越来越近，相邻的第一鳍部101之间的距离也随之越来越近，导致在第一鳍部101内形成的第一源漏掺杂层104的距离过近，相邻的第一源漏掺杂层104之间容易发生桥接，会影响形成的半导体结构的性能。
[0029]为了解决上述问题，本专利技术实施例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括上拉晶体管区，所述上拉晶体管区上形成有若干相互分立的第一鳍部；在所述衬底上形成第一介质层，所述第一介质层覆盖所述第一鳍部的侧壁和顶部表面；刻蚀相邻所述第一鳍部之间的第一介质层，在相邻所述第一鳍部之间形成第一凹槽；在所述第一凹槽内形成第一隔离结构。2.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第一介质层之间，还包括：在所述衬底上形成第一伪栅结构；在所述第一伪栅结构两侧的所述第一鳍部内形成第一源漏掺杂层。3.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述第一介质层之后，形成第一凹槽之前，还包括：去除第一伪栅结构，在所述第一介质层内形成栅极开口；在所述栅极开口内形成第一栅极结构。4.如权利要求3所述的半导体结构的形成方法，其特征在于，在形成第一栅极结构之后，还包括：去除部分所述第一栅极结构以及部分厚度的第一鳍部，在所述第一鳍部内形成第二凹槽。5.如权利要求4所述的半导体结构的形成方法，其特征在于，在所述第一凹槽内形成第一隔离结构的同时，在所述第二凹槽内形成第二隔离结构。6.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述第二凹槽的方法包括：在所述第一介质层上形成第一掩膜结构，所述第一掩膜结构内具有第一图形开口，所述第一图形开口暴露出部分所述第一栅极结构的顶部表面；以所述第一掩膜结构为掩膜，去除暴露出的所述第一栅极结构以及部分厚度的所述第一鳍部，在所述第一鳍部内形成第二凹槽。7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的方法包括：在所述第一掩膜结构上形成第二掩膜结构，所述第二掩膜结构内具有第二图形开口，所述第二图形开口暴露出相邻所述第一鳍部之间的所述第一介质层；以所述第二掩膜结构为掩膜，刻蚀所述第一介质层，在相邻所述第一鳍部之间形成第一凹槽；去除所述第二掩膜结构。8.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一凹槽内形成第一隔离结构的方法包括：在所述第一凹槽内形成初始隔...

【专利技术属性】
技术研发人员：张文，张婷，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：