静态时钟脉冲发生器制造技术

一种静态时钟脉冲发生器，它包括数个级１和２，每个级包括一Ｄ型触发器３和一选通电路４。该触发器３提供该级的输出信号Ｑ，该输出信号还用作下一级的选通电路４的选通信号。选通电路４的选通输入端Ｇ为激活并且一时钟脉冲出现在时钟输入端ＣＫ或！ＣＫ上时，选通电路４就将一信号提供给触发器３的数据输入端Ｄ。一异步复位信号Ｒ从下一级提供给触发器３。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种静态时钟脉冲发生器。这样的发生器可用于高速低功耗的控制器电路，例如用于包括数字信号处理(DSP)的复杂的超大规模集成(VLSI)设计中。时钟脉冲发生器可很好地用于空间光线调制器和显示器的驱动器电路的寻址，例如象素(pixelated)矩阵型，其中一系列明确的脉冲必须提供给采样高速视频数据的电路。一种公知类型的时钟脉冲发生器是以移位寄存器为基础形成的。这种移位寄存器包括响应于时钟脉冲以将单个存储的逻辑状态从一个触发器传递给链接中下一个的级链D型触发器，例如正如在Horowitz和Hill剑桥大学出版社1989年第2版的“电子技术”中所公开的一样。对于典型时钟脉冲发生的应用，除了其中一个触发器状态外，其余所有触发器状态都被预置为逻辑低(0)状态，而该剩余的触发器就被预置为逻辑高(1)状态。移位寄存器被锁定在公知的频率处，移位寄存器中循环的(circulating)1状态用于在触发器的输出端产生顺序脉冲。这种公知技术的申请和实施例，公开在例如US 4,542,302和US 4,612,659中。一种对该技术的改进公开在US 4,785,297中。在此情况下，边缘触发型触发器的“主”和“从”输出端用于与复合逻辑门，如AND或NAND门结合，以降低给定输出脉冲数的移位寄存器的计时速度。附附图说明图1表示包括D型锁存器1和2的典型CMOS电路的一部分。这种结构的组成和工作原理是众所周知的，在此就不作详细地描述。依次相连的锁存器如1和2在用CK和1CK表示的两相时钟的相反时钟相位上是显而易见的。每个锁存器的输入端和输出端被一起“与非”而能产生时钟脉冲Nn和Np。为了提高最大工作频率和降低时钟功耗，已公开了降低时钟线路路容性负载的各种技术。例如，状态控制计时技术已被提出用于时钟脉冲发生电路中。这样的例子公开在US 4,746,915中，其中移位寄存器被分为触发器或锁存器的数个子寄存器，另一个以较低频率工作的移位寄存器被有选择地使用以将时钟信号用于每个子寄存器上。对于需要单个循环1状态的应用来说，仅仅是那些在它们的输入端包含一1状态或具有一1状态的触发器或锁存器需要计时。如图2所示，对于这样的应用，通过“或操作”每个触发器的输入端和输出端产生的信号能够用于控制开启提供给触发器时钟输入端的时钟信号。这样的结构已公开在US 5,128,974中。然而，这样的结构在每级就需要更多的晶体管。而且，触发器输出端就必须驱动相对较大的负载，这就限制了运行的最大速度。这里所使用的术语“D型锁存器”是指一种具有时钟输入端、数据输入端和正相的或反相输出端的电路，该电路是以这样的方式工作的即提供给时钟输入端的时钟信号被激活时，该输出端在输入端(锁存器是“显而易见的”)提供一正相或反相型的信号，而在时钟信号不被激活时，该输出端就被保持或“锁定”在它的当前值上，而不管输入端信号的状态如何。这里所使用的术语“D型触发器”是指一种通常由两个级链的D型锁存器组成的，还可能包括附加电路的边缘触发设备。D型锁存器和D型触发器这里统称为“D型电路”，这样D型电路可以是一D型锁存器或一D型触发器。根据本专利技术的第一个方案，提供一种包括一主时钟输入端和N个级的时钟脉冲发生器，每个第i级包括一D型电路，它具有一用于从第(i＋a)级接收复位信号的复位输入端，这里a大于或等于1，和一数据输入端；一选通电路，它具有一响应于第(i－1)级的D型电路输出信号和主时钟输入端的时钟脉冲而将一脉冲提供给数据输入端的输出端，这里1＜i≤(N－a)。每个D型电路可以是一D型锁存器。至少其中的一级中的每一个可具有一能够提供D型电路输出信号和组成发生器输出端的输出端。每个第i级的D型电路的复位输入端可设置成能够接收第(i＋a)级选通电路输出端的复位信号。每个第i级的D型电路的复位输入端可设置成能够接收作为复位信号的第(i＋a)级的D型电路的输出端信号。每级可包括一位于每级的选通电路输出端和D型电路数据输入端之间的延迟电路。每个延迟电路可包括数个级链连接的反相器。每级可包括一开关装置，它用于有选择地连接D型电路复位输入端以接收第(i－a)级的复位信号，和响应于第(i＋1)级的D型电路输出信号和主时钟输入端的时钟脉冲来使选通电路将脉冲提供给数据输入端，其中，(1＋a)≤i＜N。每个开关装置可包括数个传输门。每个第i级的D型电路可包括一时钟输入端，它用于接收第(i－1)级的D型电路输出信号。该开关装置可设置成有选择地连接每个第i级的D型电路时钟输入端，以接收第(i＋1)级的D型电路输出信号。第一级可包括一D型电路，它具有一复位输入端，用于接收第(1＋a)级的复位信号，和一数据输入端；一选通电路，它用于响应于起始脉冲和主时钟输入端的时钟脉冲以将一脉冲提供给D型电路数据输入端。该开关装置可设置成有选择地将第一级的复位信号与第一级的D型电路的复位输入端相连接。第N级包括一D型电路，它具有一数据输入端，一输出端和一用于接收D型电路输出的复位信号的复位输入端；和一选通电路，它具有一用于响应于第(N－1)级的D型电路输出信号和主时钟输入端的时钟脉冲的输出端以将一脉冲提供给数据输入端。主时钟输入端可包括一互补时钟输入端，依次相连的数对级的选通电路可设置成响应于互补输入端的互补时钟脉冲。每个选通电路可包括一第一晶体管，其公共电极与主时钟输入端相连接，其输出电极形成D型电路的一个启动数据输入端，其控制电极响应于上一级的D型电路的输出信号。每个选通电路可包括一第二晶体管，其公共电极与一第一电源线路相连接，其输出电极与第一晶体管的输出电极相连接。第二晶体管的控制电极可设置成接收上一级的D型电路输出信号。第一晶体管的控制电极可与一偏置电压源相连接，该偏置电压源可设置成由上一级的D型电路输出信号控制。该偏置电压源可包括一第三晶体管，其公共电极与一反相的主时钟输入端相连接，其控制和输出电极与第一晶体管的控制电极相连接。第一晶体管的控制电极可与第四晶体管的输出电极相连接，第四晶体管的公共电极与第一电源线路相连接。第四晶体管的控制电极可设置成接收上一级的D型电路输出信号。第一晶体管的控制电极可与第五晶体管的输出电极相连接，第五晶体管的公共电极与一第二电源线路相连接，其控制电极设置成能够接收上一级的D型电路输出信号。每个D型锁存器可包括一第一反相器和一第二反馈反相器。第二反相器可以是一选通反相器，它具有一设置成用上一级的D型锁存器输出信号控制的门输入端。第一反相器可与一”高”导通或”低”导通管相连接，该导通管的控制端包括复位输入端。该发生器可形成一CMOS集成电路。该发生器可由多晶硅晶体管制成。根据本专利技术的第二个方案，提供一种包括根据本专利技术第一个方案的发生器的空间光线调制器。该调制器可包括一液晶设备。该液晶设备可以是无源矩阵型的。该液晶设备可以是有源矩阵型的。该发生器和有源矩阵可由相同类型的薄膜晶体管制成。根据本专利技术的第三个方案，提供一种包括根据本专利技术第二个方案的调制器的显示器。根据本专利技术的第四个方案，提供一种包括根据本专利技术第一个方案的发生器的发光显示器。该显示器可以是无源或有源矩阵型的。因此，本专利技术能够提供一种可高速运行和低功耗的时钟脉冲发生器。这样的发生器能够提供没有瞬时移动电路节点的本文档来自技高网...

【技术保护点】
一种包括一主时钟输入端和Ｎ个级的静态时钟脉冲发生器，每个第ｉ级包括：一Ｄ型电路，它具有一用于接收第（ｉ＋ａ）级复位信号的复位输入端，这里ａ大于或等于１，和一数据输入端；一选通电路，它具有一响应于第（ｉ－１）级的Ｄ型电路输出信号和主时钟输入端的时钟脉冲而将一脉冲提供给数据输入端的输出端，这里１＜ｉ≤（Ｎ－ａ）。

【技术特征摘要】
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【专利技术属性】
技术研发人员：格雷厄姆安德鲁凯恩，迈克尔詹姆士布朗勒伍，
申请(专利权)人：格雷厄姆安德鲁凯恩，迈克尔詹姆士布朗勒伍，
类型：发明
国别省市：JP[日本]